OV7950-C48N

OV7950-C48N屬性

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OV7950-C48N描述

PLD控制的實現過程首先是按順序檢測VSYNC和CHSYNC信號是否有效，這時要注意防止毛刺信號的干擾。由于毛刺信號時間很短，設計時可采用設標志位的方法，即當檢測到信號的有效沿后(對于VSYNC是上升沿，而對于CHSYNC是下降沿)，可在等待一定時間后再次檢測信號，看其是否仍然有效，如果有效，則說明信號是正確的。
　 由于系統中的像素數據是按PCLK時鐘輸出的，所以，可用來存儲圖像的SRAM使能信號CE。另外，其讀寫信號也是由CPLD產生的。因此，讀信號RE只要在CPLD寫操作中置“1”即可。由于在數據輸出時，PCLK的上升沿信號比較穩定，而RAM可在WR上升沿將數據寫入，因此，可以在HREF有效后(HREF=1)采用PCLK作為寫信號RW。
　 由于圖像像素點的個數已知，即數據個數已知，故在計數完畢后，CPLD將發出計數完畢信號。而DSP在接收到中止信號后，即可開始讀取RAM中的數據，并對數據進行壓縮和相應的處理，然后把數據放到LCD液晶屏的數據總線，最后將采集到的圖像在液晶屏上顯示出來。圖3為圖像采集系統的 流程圖。

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SOIOV528

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