mps2222arlg寄存器類型表示一個抽象的數據存儲單元,它具有狀態保持作用。寄存器型變量只能在iniual或always內部被賦值。寄存器型變量在沒有被賦值前,它的默認值是x。

在Ⅴerilog中,有4種寄存器類型的變量,如表2.3.2所示。

表2.3,2 寄存器型變量及其說明

常用的寄存器類型由關鍵詞reg定義。如果沒有明確地說明寄存器型變量是多位寬的矢量,則寄存器變量的位寬為1位c reg型變量的定義格式如下:

下面是reg型變量定義的一些例子:

reg clock;//定義1位寄存器變量

reg[3:0] counter;//定義4位寄存器變量

integer、real和time等3種寄存器型變量都是純數學的抽象描述,不對應任何具體的硬件電路。integer型變量通常用于對整數型常量進行存儲和運算,在算術運算中integer型數據被視為有符號的數,用二進制補碼的形式存儲。而reg型數據通常被當作無符號數來處理。每個integer型變量存儲一個至少32位的整數值。注意integer型變量不能使用位矢量,例如integer[3:0]

num;的定義是錯誤的。integer型變量的應用舉例如下:

integer counter;//定義一個整型變量counter

initial

counter=-1;//將一1以補碼的形式存儲在counter中

其中,inidal是一種過程語句結構,只有寄存器類型的變量才能在in“ial內部被賦值。

rea1型變量通常用于對實數型常量進行存儲和運算,實數不能定義范圍,其默認值為0。當實數值被賦給一個integer型變量時,只保留整數部分的值,小數點后面的值被截掉。real型變量的應用舉例如下:

real delta;//定義一個實數型變量delta

initial

begin

邏輯代數與硬件描述語言基礎寄存器類型功能說明reg用于行為描述中對寄存器型變量的說明integer32位帶符號的整數型變量real64位帶符號的實數型變量,默認值為0time64位無符號的時間型變量

在Ⅴerilog中使用大約100個預定義的關鍵詞定義該語言的結構,Ⅴerilog使用一個或多個模塊對數字電路建模,一個模塊可以包括整個設計模型或者設計模型的一部分,模塊的定義總是以關鍵詞module開始,以關鍵詞endmodule來結尾。模塊定義的一般語法結構如下:

module模塊名(端口名1,端口名2,端口名3,…);

端口類型說明(input,outouⅢnout);

參數定義(可選);

數據類型定義(wire,reg等);

說明部分

其中,“模塊名”是模塊唯一的標識符,圓括號中以逗號分隔列出的端口名是該模塊的輸人端口、輸出端口;在Ⅴerilog中, “端口類型說明”為input(輸入端口)、output(輸出端口)、inout(雙向端口)三者之一,凡是在模塊名后面圓括號中出現的端口名,都必須明確地說明其端口類型。“參數定義”是將常量用符號常量代替,以增加程序的可讀性和可修改性,它是一個可選擇的語邏輯功能描述部分,其順序是任意的

2.3 硬件描述語言蹈叼og hdl基礎

delta=4e10;//給delta賦值

delta=2.13;

end

integer i;//定義一個整型變量i

initial

i=delta;//i得到的值是2(只將實數2.13的整數部分賦給i)

tme型變量主要用于存儲仿真的時間,它只存儲無符號數。每個time型變量存儲一個至少64位的時間值。為了得到當前的仿真時間,常調用系統函數$ume。time型變量的應用舉例如下:

time current time;//定義一個時間類型的變量current~time

initial

c urrent_time=$dme;//保存當前的仿真時間到變量current~time中

實例化低層模塊和基本門級元件;

連續賦值語句(assign);

過程塊結構(inidal和always)

行為描述語句;

endmoduie