圖6.2.1所示的電路輸出是輸入變量a及觸發器輸出ql、q。的函數,這類時序電路亦稱為米利型電路①或米利型狀態機,它的一般化模型如圖6.2.10所示,事實上是將圖6.1.1中的組合電路拆解成輸入、輸出兩部分。與米利型電路不同,圖6.2.4和圖6.2.7中的電路輸出僅僅取決于各觸發器的狀態,而不受電路當時的輸人信號影響或沒有輸人變量,這類電路稱為穆爾型電路②或穆爾型狀態機,其模型如圖6.2.11所示。

米利型電路模型,穆爾型電路模型,周步時序邏輯電路的分析,存儲電路礦組,電路組合電路cp或存儲電路.

下面對設計過程中的主要步驟加以說明。由給定的邏輯功能建立原始狀態圖和原始狀態表通常,所要設計的時序電路的邏輯功能是通過文字、圖形或波形圖來描述的,首先必須把它們變換成規范的狀態圖或狀態表。這種直接從圖文描述得到的初始狀態圖或狀態表稱為原始狀態圖或原始狀態表。這個過程是對實際問題進行分析的過程,具體做法是:

明確電路的輸入條件和相應的輸出要求,分別確定輸入變量和輸出變量的數目和符號。同步時序電路的時鐘脈沖cp(或cp)一般是不作為輸人變量考慮的。

找出所有可能的狀態和狀態轉換之間的關系。不同的狀態可先以字符來區別。可以假定一個初始狀態,以該狀態作為現態,根據輸人條件確定輸出及次態。以此類推,直到把每一個狀態的輸出和向下一個可能轉換的狀態全部找出后,則建立起原始狀態圖。

根據原始狀態圖建立原始狀態表。由于以后所有的設計步驟都將在原始狀態圖或原始狀態表的基礎上進行,只有在它們全面、正確反映給定設計要求的條件下,才有可能獲得成功的設計結果。

狀態化簡原始狀態圖或原始狀態表很可能隱含多余的狀態,去除多余狀態的過程稱為狀態化簡,其目的是減少電路中觸發器及門電路的數量,但不能改變原始狀態圖或原始狀態表所表達的邏輯功能。狀態化簡建立在等價狀態的基礎上:如果兩個狀態為現態相同輸入所生的輸出及立的態均全相同,則這兩個狀態稱為等價狀態,凡是兩個等價狀態都可以合并成一個狀態而

不改變輸人一輸出關系。在6.2.3節將通過實例進行具體說明。

狀態分配對每個狀態指定一個特定的二進制代碼,稱為狀態分配或狀態編碼。編碼方案不同,設計出的電路結構也就不同。編碼方案選擇得當,設計結果可能相對簡單。

首先,要確定狀態編碼的位數。同步時序電路的狀態取決于觸發器的狀態組合,觸發器的個數而即狀態編碼的位數。而與狀態數盯一般應滿足如下關系

            2”l<″≤2′)           (6.3.1)

其次,要對每個狀態確定編碼。從2n個狀態中取″個狀態組合可能存在多種不同方案,隨著n值的增大,編碼方案的數目會急劇增多①,面對大量的① 研究證明,從n位編碼中取lr個狀態,其可能的狀態分配方案數目為si例如,ui=3,Ⅳ=5,其可能的編碼方案總數達6720!,同步時序邏輯電路的設計.