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臺積電N7+工藝節點明年量產

臺積電(TSMC)宣布投片采用部分極紫外光刻(EUV)技術的首款N7+工藝節點芯片，并將于明年4月開始風險試產(risk production)采用完整EUV的5nm工藝。

根據臺積電更新的數據顯示，其先進工藝節點持續在面積和功率方面提升，但芯片速度無法再以其歷史速度推進。為了彌補這一點，臺積電更新其開發中用于加速芯片間互連的六種封裝技術。

此外，臺積電與Cadence等4家業界伙伴合作，共同支持后段芯片設計的在線服務。支持者表示，基于云端的服務將縮短時間并擴大芯片設計工具的范圍，有助于拓展正面臨摩爾定律(Moore’s Law)放緩的半導體產業。然而，他們也指出，云端設計仍處于需要設定和優化自定義平臺的早期階段。

在工藝技術方面，臺積電宣布以N7+工藝節點投片客戶芯片，該工藝節點采用可處理4層掩膜的EUV。而其N5 EUV則可提高到處理多達14層掩膜，并將在明年4月準備好進行風險試產。通過EUV技術可望減少先進設計所需的掩膜數，從而降低成本。

而其競爭對手三星(Samsung)也加速在7nm節點上采用EUV。此外，根據分析師表示，英特爾預計短期內還不會使用EUV，而Globalfoundries則已在今年8月宣布暫緩7nm和EUV的研發投入。

臺積電表示，根據采用Arm A72核心的測試，N5芯片將帶來14.7%～17.7%的速度提升，以及縮減1.8%~1.86%的占位面積。N7+工藝節點則可降低6%～12%的功率和以及提升20%的密度。然而，臺積電并未提到N7+的速度可提升多少。

目前，基于N5技術節點的芯片設計已經啟用，不過，大多數EDA工具至少要到今年11月后才能達到0.9版本的可用性。臺積電的許多基礎IP模塊已經為N5準備就緒，但包括PCIe Gen 4和USB 3.1等部分規格可能要到明年6月才能到位。

N7+技術節點采用更緊密的金屬線距，并包含一個有助于降低動態功率的單鰭庫。明年4月還將推出汽車設計版本。臺積電研究發展/設計兼技術平臺副總經理侯永清表示，N7+提供了“與N7幾乎相同的模擬性能”。

臺積電表示，N7的晶體管密度比代工廠的40nm節點更高16.8倍。遺憾的是，更先進工藝帶來的成本也在水漲船高。據消息來源之一指出，N5設計的總成本包括人工和IP授權費用約高達2億至2.5億美元，較目前7nm芯片所需要的1.5億美元更大幅上漲。

平面工藝與封裝技術布局

此外，臺積電提供兩種平面22nm工藝。其目標在于與Globalfoundries和三星的FD-SOI工藝競爭。Globalfoundries于上個月底宣布其22nm FD-SOI的設計訂單超過50項。

預計在今年年底之前，工程師就能采用臺積電的22ULP和ULL工藝展開設計，這些工藝通常采用28nm設計規則，并支持0.8到0.9V。但部分可用于22nm節點的IP預計要到明年6月后才能到位，包括PCIe Gen 4、DDR4、LPDDR4、HDMI 2.1和USB 3.1區塊等。

專用于高效能的22nm ULP版本速度提升高達10%，功耗降低20%，且比28 HPC+版本更低10%。ULL版本的目標在于為藍牙芯片等設計提供最低功耗。預計到明年4月將會有一個支持1.05～0.54V電壓的版本就緒，并為模擬電路實現優化。

針對封裝技術，候永清更新了臺積電的晶圓級扇出(Fan-Out)技術，特別是用于互連智能手機應用處理器和內存的 2項整合扇出型(InFO)技術。

整合扇出型封裝——InFO-on-Substrate是一種芯片優先工藝，在SoC和40nm SoC I/O間距之間采用2微米互連。65mm2芯片目前已可量產。InFO-Memory-on-Substrate則將在年底前投入量產，用于在完整的830mm2中間掩膜上鏈接邏輯和典型的HBM內存。

臺積電CoWoS的2.5D工藝則將在使用180～150微米的C4凸點間距縮小，預計在今年年底前達到130微米間距。臺積電還將在明年4月將1.5倍中間掩膜擴展到使用2倍中間掩膜，以支持大型GPU和一些網絡ASIC等設計。

而另一類型的整合芯片系統(System-on-Integrated-Chips;SoIC)則將在明年5月之前取得EDA的支持和代工認證。該設計途徑是通過硅穿孔(TUV)連接間距小于10微米的凸塊，用于鏈接彼此堆棧的一個或兩個芯片。侯永清說：“這是提升性能和內存帶寬的另一種方式。”

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