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臺積電和三星的工藝節點之爭

半導體代工業務在過去30年中經歷了一個動態變革。最初，代工廠是IDM背后的幾個流程節點，追趕的希望渺ã。今天，代工廠正在引領10nm-7nm的工藝開發競賽，并且絕對會繼續這樣一直做下去。

臺積電的優勢在于：

因為他們是臺積電，這是值得信賴的代工合作伙伴，擁有最成熟，最完整的生態系統。臺積電也是工藝技術的領導者和激烈的競爭對手。

三星的優勢有以下三個方面：

1. 臺積電之外的Ψ一選擇

產能不是三星的問題，擁有臺積電之外的另一個代工選擇總是好的。臺積電(TSMC)和三星(Samsung)是僅存的兩家最領先的芯片代工廠，因此這一點比大多數人想象的要重要得多。

2. 技術

領先的無晶圓廠公司尋求最佳技術，以滿足其上市時間要求。三星在14納米領先于臺積電，他們在該節點表現相當不錯。在10nm和7nm處，三星落后于臺積電，但三星7nm在臺積電之前擁有EUV。

3. 價錢

三星擁有業界有史以來最好的晶圓價格。作為最大的存儲器制造商確實有其優勢，晶圓定價就是其中之一。

國際公認的半導體專家和IC Knowledge的創始人Scotten Jones 給出了臺積電與三星7nm的工藝數據對比如下：

Contacted Poly Pitch (CPP) (接觸間距)

- 臺積電和三星都宣稱7納米的CPP為54納米，但對于它們兩者而言，我相信它們對電池的實際CPP為57納米。

Metal 2 pitch (M2P)

三星是36nm，TSMC是40nm。

Tracks

三星最小單元Tracks高度為6.75，TSMC為6.0。

Diffusion break

TSMC光學工藝(7FF)是雙擴散斷·(DDB)，據報道它們的EUV工藝(7FFP)將采用單擴散斷·(SDB)。三星7nm有第一代工藝(我相信這是7LPE)，是DDB，他們也有第二代工藝(我相信這是7LPP)，也是DDB。在今年的VLSIT上，他們討論了與SDB的第三代流程。很難知道這到底是什ô，在10nm，他們的第二代工藝實際上是他們的8nm工藝，所以這可能是他們的5nm工藝，也可能是第三代7nm工藝。

Transistor density(晶體管密度)

TSMC 7FF的最小單元邏輯密度略好于三星7LPE或7LPP。臺積電EUV 7FFP略好于三星“ 第三代”7nm。

SRAM cell size(SRAM單元尺寸 )

我認為所有三星三代以及臺積電的兩代的SRAM單元尺寸是相同的，但我不確定。三星的SRAM單元略小一些。

Scotten 認為，總的來說，這兩家的工藝在密度上是相似的，但臺積電會在產能提升方面會處于領先地λ。

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