FPGA配置由配置控制器芯片管理。該過程包括從閃存中讀取配置數據、對配置數據進行解壓、使用適當的數據[]引腳傳輸配置數據以及處理錯誤條件。POR之后，控制器通過從閃存中讀取其選項位來確定用戶定義的配置選項。這些選項包括配置方案、配置時鐘速度、解壓和配置頁面設置。選項位存儲在flash地址位置0x8000(單詞地址)，占用512位或32個單詞的內存。這些選項位使用內部flash接口和默認的10mhz內部振蕩器讀取。配置控制器芯片獲取配置設置后，通過監控nSTATUS和con_done信號，檢查FPGA是否準備好接受配置數據。當FPGA就緒(nSTATUS高con_done低)時，控制器開始使用DCLK和data[]輸出引腳進行數據傳輸。控制器通過采樣FPGA的PGM來選擇要傳輸到FPGA的配置頁[2.]0] POR或復位后引腳。配置單元的功能是根據配置方案將解壓后的數據傳輸到FPGA。EPC設備支持四種并發配置模式，n = 1、2、4或8(其中n是每個DCLK周期對數據[n]信號發送的比特數)。值n = 1對應于傳統的PS配置方案。n = 2、4和8分別對應于2、4或8個不同PS配置鏈的并發配置。此外，FPGA可以配置為FPP模式，其中每個DCLK周期有8位數據被鎖定在FPGA中。根據配置總線寬度(n)，電路將未壓縮的配置數據轉移到有效數據[n]引腳。未使用的數據[]引腳驅動器低。除了向FPGAs傳輸配置數據外，配置電路還負責在沒有足夠的數據可供傳輸時暫停配置。當閃存讀取帶寬低于配置寫入帶寬時，就會發生這種情況。在等待從閃存讀取數據或解壓縮數據時，通過停止到FPGA的DCLK來暫停配置。這種技術稱為“暫停DCLK”。EPC設備的閃存具有90納秒的訪問時間(大約10mhz)。因此，flash讀取帶寬被限制在每秒160兆比特(Mbps)(16位flash數據總線，DQ[]，在10mhz)。但是，Altera FPGAs支持的配置速度要高得多，可以轉換為高配置寫入帶寬。例如，100MHz的層狀FPP配置需要800 Mbps速率的數據(100MHz下的8位數據[]總線)。這比閃存所能支持的160mbps高得多，也是配置時間的限制因素。壓縮增加了有效的閃存讀取帶寬，因為相同數量的配置數據在壓縮后占用的閃存空間更少。由于分層結構數據壓縮比約為2，因此有效讀取帶寬翻倍至320 Mbps左右。最后，配置控制器還管理配置過程中的錯誤。當FPGA在傳輸完最后一位配置數據后的64個DCLK周期內沒有取消con_done信號的斷言時，就會發生con_done錯誤。當檢測到con_done錯誤時，控制器將OE線壓低，從而將nSTATUS信號壓低并觸發另一個配置周期。當FPGA檢測到配置數據中的損壞時，會發生循環冗余檢查(CRC)錯誤。這種損壞可能是板上噪聲耦合的結果，例如配置信號上的信號完整性差。當FPGA(通過降低nSTATUS信號)發出此錯誤信號時，控制器停止配置。如果在FPGA中啟用了Error選項后自動重啟配置，則在復位超時后釋放其nSTATUS信號，控制器嘗試重新配置FPGA。FPGA配置完成后，控制器驅動低DCLK引腳，高數據[]引腳。此外，控制器三態其與閃存的內部接口，使微弱的內部上拉的閃存地址和控制線，并使母線上的閃存數據線保持電路。下面幾節描述EPC設備支持的不同配置方案—fpp、PS和并發配置方案。