供應EP2S90F1020C5N 原裝進口現貨 價格優惠 歡迎采購 長期代理 唐先生13699859868 微信同號 。 配置單元的功能是傳輸數據解壓到FPGA, 根據不同的配置方案。 增強配置設備支持 四個并行配置模式, n = 1、2、4或8 ( n 的數量是 位發送/ DCLK 周期的 數據[n] 行)。 的值 n = 1對應 傳統PS配置方案。 的值 n = 2,4,8對應 并行配置2、4或8種不同的PS配置鏈,分別。 此外,在FPP模式可以配置FPGA,八個比特 數據 是 以FPGA / DCLK 周期。 根據配置總線寬度(n), 電路變化未壓縮的有效配置數據 數據[n] 別針。 未使用的 數據[] 針推低。 除了傳輸fpga配置數據,配置電路 還負責暫停配置時沒有足夠的數據 用于傳輸。 這發生在flash閱讀帶寬低于 配置寫帶寬。 配置被停止停了下來 DCLK 來 FPGA,當等待數據從flash或讀取數據 解壓。 這種技術被稱為“暫停 DCLK”。 增強配置設備閃存特性90 - ns訪問時間 (大約10 MHz)。 因此,flash閱讀約160帶寬是有限的 flash每秒(Mbps)(16位數據總線, DQ [], 在10 MHz)。 然而, 更高的配置速度由Altera fpga和翻譯 高配置寫帶寬。 例如,100 - mhz Stratix FPP 配置需要800 Mbps的速度(8位數據 數據[] 公共汽車在100 MHz)。 這遠遠高于160 Mbps閃存可以支持,和是 配置時間的限制因素。 壓縮flash-read增加有效 帶寬相同數量的配置數據占用更少的空間在閃光 壓縮后的記憶。 自Stratix配置數據壓縮比 大約兩個,有效閱讀帶寬翻倍到320 Mbps。 最后,配置控制器還管理配置中出現的錯誤。 一個 CONF_DONE FPGA并不de-assert時發生錯誤 CONF_DONE 信號 在64 DCLK 最后一點后周期配置數據傳輸。 當一個 CONF_DONE 錯誤檢測,控制器脈沖 OE 線低,拉 nSTATUS 低,觸發另一個配置周期。 一個循環冗余校驗(CRC) FPGA檢測腐敗時發生錯誤 配置數據。 這個腐敗的噪聲耦合的結果 董事會如信號完整性差信號的配置。 當這個錯誤 通過FPGA(通過驅動信號 nSTATUS 線低),控制器將停止 配置。 如果雙方配置錯誤選項啟用后 FPGA,它釋放 nSTATUS 信號經過復位超時時間和控制器 嘗試重新配置FPGA。 FPGA配置過程完成后,控制器驅動 DCLK 低, 的 數據[] 銷高。 此外,該控制器停課其內部接口 閃存,使弱者對flash的地址和控制內部引體向上 線,并使bus-keep電路閃存數據行。