處理器控制器MCIMX502CVK8B支持標準LCD顯示器和電泳顯示器(電子紙)。處理器控制器MCIMX502CVK8B顯示子系統由以下模塊組成:•電泳顯示控制器(EPDC) (i。EPDC是一個功能豐富，低功耗，高性能的直接驅動有源矩陣EPD控制器。它是專門為驅動E-INKTM EPD面板而設計的，支持多種TFT架構處理器控制器MCIMX502CVK8B。EPDC的目標是為電子紙張應用程序提供一個有效的SoC集成功能，允許在達到更高的性能水平和更低的功耗的同時，比外部解決方案節省大量的材料成本。處理器控制器MCIMX502CVK8BEPDC模塊是在優化的硬件/軟件分區上下文中定義的，并與ePXP一起工作(請參閱1.1.4節“圖形加速器”)。該eLCDIF是一個高性能的LCD控制器接口，支持豐富的模式集，并允許與各種LCD面板的互操作性，包括DOTCK/RGB和智能面板。該模塊還支持與ePXP同步操作，允許處理后的幀通過片上SRAM緩沖區從ePXP傳遞到eLCDIF。eLCDIF可以支持多達32位的接口。

馬克斯AHB橫梁(133 MHz)——連接系統中的各種AHB總線sub-segments并提供解碼成以下奴隸:- IP-Bus 1 (66 MHz)——總線段包含核心和外圍設備可訪問的胳膊沒有DMA功能- IP-Bus 2 (66 MHz)——總線段包含核心和外圍設備可訪問的胳膊沒有DMA功能——APBH DMA橋(133 MHz)——APBH DMA橋是最大的內存方面的大師DMA操作。APBH總線是AMBA APB從總線，提供對i.MX50上的許多高速IP塊的外圍訪問。•IP-Bus 3 (66mhz) -這第三個外圍總線段包含ARM core和SDMA可以訪問的外圍設備，以及具有DMA功能的外圍設備。ARM CPU可以通過IP-Bus 1和SPBA訪問IP-Bus 3。•服務質量控制器(QoSC) -提供軟和動態仲裁/優先級控制。QoSC與關鍵的顯示模塊(如eLCDIF和EPDC)一起工作，根據實時指標提供動態優先級控制。

我。MX50使用專用硬件加速器來實現最先進的多媒體性能。硬件加速器的使用提供了高性能和低功耗，同時為其他任務釋放了CPU核心。

我。MX50集成了以下硬件加速器:GPU2Dv1-2D圖形加速器，OpenVG 1.1, 200 Mpix/s性能

我。MX50包括以下到外部設備的接口

MX50應用程序處理器是專注于多媒體的產品，提供高性能的處理，優化了最低的功耗。我。MX50處理器是飛思卡爾的節能解決方案產品。MX50針對便攜式多媒體應用程序進行了優化，并以飛思卡爾先進的ARM Cortex-A8®核心實現為特色，運行速度高達1ghz。我。MX50提供了一個強大的顯示架構，包括2D圖形處理單元(GPU)和像素處理管道(ePXP)。此外,我。MX50包括一個完整的集成電泳顯示功能。我。MX50以高達266mhz的時鐘速率支持DDR2、LPDDR2和LPDDR1 DRAM，從而支持一系列性能和功率權衡。