DSM會使用遠遠高于Nyquist頻率的采樣率，而這是傳統閃存ADC采樣所使用的頻率；即，過采樣。而且，DSM在反饋網絡中采用了濾波器，進行噪聲整形。這些相結合，過采樣擴展了采樣噪聲功率譜，噪聲整形功能將噪聲移出了信號帶寬，如圖2所示。這些理念相結合，僅使用FPGA的可配置I/O引腳以及少量的外部無源器件就能夠構建非常好的ADC和DAC。
但是，實現起來并不是那么簡單。圖3左側顯示了連接輸入的一個簡單方法。然而，有一些名為delta調制器的源，不是DSM，它們不進行噪聲整形。對比圖中右側的真DSM，FPGA的LVDS引腳高效的實現了1比特比較器，而采用了無源RC低通網絡實現了環回濾波器。結果是具有噪聲整形功能的真DSM。
很顯然，在模擬設計中，不能忽略FPGA LVDS引腳的模擬行為。相應的，有限振幅判決時間、亞穩態以及其他因素等都極大的影響了轉換的信噪比(SNR)。
整個ADC/DAC電路的SPICE級仿真，包括FPGA LVDS引腳的SPICE詳細表征，實際是找到圖4中最佳點的最好方法，即，對于某一采樣頻率和輸入電壓，配置DSM的最優參數。如果沒有合適的參數，DSM會不穩定，出現所謂的限制周期，劣化轉換的質量。圖5中的兩條傅里葉曲線顯示了同一DSM電路未優化和優化后組件之間的無雜散動態范圍(SFDR)的區別。從這一優化電路的曲線上您可以看出，我們在這里并沒有討論低速、低分辨率的轉換器。這一方法可以用于為系統監控等應用中的不關鍵慢變信號提供低成本轉換器。而這些DSM也適用于任務關鍵信號的信號通路。Missing Link Electronics公司開發人員社區：/devzone/的技術摘要上提供這些“軟ADC”和“軟DAC”質量的詳細信息。
但是，恰當的優化輸入網絡以提高這些基于LVDS的DSM的性能，并不是簡單的事情。這需要很好的模擬設計技能，正確的使用FPGA引腳的電信號特性信息。換言之，這通常是專業知識產權(IP)供應商的工作。
為了能夠采用這一ADC/DAC方法實現可配置系統，我們推薦圖6中的可配置模擬I/O體系結構。它在可配置ADC/DAC中結合了ADC單元和DAC單元，在轉換器和先進的數字信號處理(DSP)之間設置了轉換濾波器。在我們的試驗中，我們發現，在大多數情況下，與其他需要大量資源的濾波器相比，輕量級抽取濾波器能夠產生優異的SNR結果。
這意味著，智能系統中的模擬I/O數量主要受限于目的系統所使用的FPGA引腳的數量。設計將其他寶貴的FPGA資源——邏輯單元和片內存儲器，大部分留給了開發您的專用數字硬件。
使用基于FPGA I/O引腳的DSM，嵌入式系統的所有關鍵部分都是“軟實現”——軟件或者軟核CPU的FPGA配置代碼；加速器、信號處理流水線或者外設的軟核IP；軟核ADC和DAC等。因此，智能產品設計人員能夠更好的控制嵌入式系統的材料成本，少采用微控制器，找到并更新兼容的FPGA器件。
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