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XC9536XL-5VQG64C ： 復雜可編程邏輯器件。公司優勢庫存。
特征
• 5 ns 引腳到引腳邏輯延遲
• 系統頻率高達 178 MHz
• 36 個宏單元和 800 個可用門
• 提供小尺寸封裝
- 44 針 PLCC（34 個用戶 I/O 針）
- 44 針 VQFP（34 個用戶 I/O 針）
- 48 針 CSP（36 個用戶 I/O 針）
- 64 針 VQFP（36 個用戶 I/O 針）
- 無鉛適用于所有封裝
• 針對高性能 3.3V 系統進行了優化
- 低功耗操作
- 5V 耐受 I/O 引腳接受 5V、3.3V 和 2.5V
信號
- 3.3V 或 2.5V 輸出能力
- 先進的 0.35 微米特征尺寸 CMOS
快速 FLASH™ 技術
• 高級系統功能
- 在系統可編程
- 卓越的銷鎖定和可布線性
Fast CONNECT™ II 開關矩陣
- 超寬 54 輸入功能塊
- 每個宏單元最多 90 個乘積項
個別產品期限分配
- 具有三個全局和一個的本地時鐘反轉
乘積時鐘
- 每個輸出引腳的單獨輸出使能
- 所有用戶和邊界掃描引腳上的輸入遲滯
輸入
- 所有用戶引腳輸入上的總線保持電路
- 完整的 IEEE 標準 1149.1 邊界掃描 (JTAG)
• 快速并發編程
• 單個輸出的壓擺率控制
• 增強的數據安全功能
• 卓越的質量和可靠性
- 耐久性超過 10,000 次編程/擦除
周期
- 20 年數據保留
- 超過 2,000V 的 ESD 保護
• 與 5V 核 XC9536 器件引腳兼容
44-pin PLCC 封裝和 48-pin CSP 封裝
警告：編程溫度范圍為
TA = 0°C 至 +70°C
描述
XC9536XL 是一款 3.3V CPLD，面向前沿通信和計算系統中的高性能、低電壓應用。它由兩個 54V18 功能塊組成，提供 800 個可用的門
5 ns 的傳播延遲。架構見圖 2
概述。
功率估計
CPLD 中的功耗會因系統頻率、設計應用和輸出而有很大差異
加載。為了幫助降低功耗，每個宏單元
在 XC9500XL 設備中可以配置為低功耗
模式（來自默認的高性能模式）。此外，軟件會自動停用未使用的產品術語和宏單元，以進一步節省電量。
對于ICC的一般估計，以下等式可能是
用過的：
ICC(mA) = MCHS(0.175*PTHS + 0.345) + MCLP(0.052*PTLP)
+ 0.272) + 0.04 * MCTOG(MCHS +MCLP)* f
在哪里：
MCHS = # 高速配置中的宏單元
PTHS = 高速乘積項的平均數
每個宏單元
MCLP = # 低功耗配置中的宏單元
PTLP = 每個低功率乘積項的平均數
宏蜂窩
f = 最大時鐘頻率
MCTOG = 每個時鐘觸發的平均觸發器百分比
(~12%)
該計算來自實驗室測量
一個 XC9500XL 部分填充了 16 位計數器并允許
要啟用的單個輸出（LSB）。實際的ICC
值隨設計應用而變化，應在系統正常運行期間進行驗證。
