在圖5.17中闡述了表面電勢占據界面陷阱的情況。在si/S02界面的界面陷阱的帶隙中,OES040ZG-A在上面的部分是類比受主,在下面的部分是類比施主。因此,如圖5.17(a)所示,平帶是指電子占據態在費米能級以下,被占用的是施主狀態,在帶隙的下半部分是中性的(指定為“0”)。那些在中間帶隙和費米能級之間的是帶負電荷(指定為“-”),被占據的是受主。那些在EF上面的是中性的(沒有被占用的受主)。對于一個倒置的P溝道MOsFET,如圖5,17(b)所示,在中間帶和費米能級之間的界面陷阱的部分現在是未被占據的施主,導致了界面陷阱的正電荷(被指定為“+”)。因此在倒置的P溝道器件的界面陷阱是正電荷導致負的閾值電壓的變化。

   (a)平帶時的負界面陷阱電荷          (b)反型時的正界面陷阱電荷

    圖5,17 P溝MOs器件界面陷阱的能帶分布圖

    界面陷阱在帶隙的上半部分是受主,在帶隙的下半部分是施主,會影響N溝道和P溝道MOsFET的閾值電壓產生不同的變化。圖5.18(a)所示為N溝道的,圖5.18(b)所示為P溝道的。在平帶,N溝道有正的界面陷阱電荷,P溝道有負的界面陷阱電荷。反型時,K爿2餌|,N溝道有負的界面陷阱電荷,P溝道有正的界面陷阱電荷。由于固定電荷是正的,反型時N溝道的固定電荷是o一gt,P溝道的固定電荷是o+gt,因此P溝道MOsFET的影響更為嚴重。sinha和Smith的工作清楚地顯示出MOs電容器的閾值電壓在(111)N型硅上減少1,5V,而在P型硅上的Kh只減少大約0.2V。負偏壓應力在帶隙的下半部分產生施主狀態。