具有巨大內嵌存儲器的芯片,需要結構上的冗余,用于在其中之一發生失效時以相同的結構替換。VES221M0J0605-TR0這必然要求C具有內部的自測試結構,能夠實時監控失效的發生,確定失效究竟發生在哪一行哪一列,通過有限的外引腳與外部設備相聯系。

   芯片性能的提高與測試精度的矛盾

   龐大的內部器件數和高工作頻率導致芯片靜態I作電流急劇增大,亞閾值電流的累積使JrlⅪ測試失去意義。同時,對芯片特性參數(如日寸間特性)的測試,也會由于測試精度的緣故失去意義。據統計,芯片內部工作頻率每年增長約為30%,而外部測試設各的精度年增長率僅為12%,這一矛盾使得與性能相關的測試越來越困難。

   集成度的提高使得同樣失效機理影響更嚴重

   對同樣的失效機理,集成度越高,意味著受影響的器件數越多,合格率也就越低。不進行實際的檢驗,定位失效發生的確切位置,只檢測到失效的表現是沒有意義的。同時,由于一個失效機理引起的故障器件數也會隨著特征尺寸的減小而增加,幾個失效器件共同作用產生的失效現象可能更加復雜。如何有效隔離不同失效,保存相應的物理位置信息,這對規模更大的集成電路的測試是一個不小的困難。

   外部測試設備的高昂價格與℃成本降低的要求相沖突外部測試設備的高昂價格一直是℃成本降低的主要障礙之一,據估計,由于測試速度、精度及測試數據量等方面的更高要求,測試的成本也將高于工藝成本,這是現有的集成電路測試方式面臨的最嚴重的問題。