當CM()S工藝持續縮小尺寸到65nm及以下工藝節點,柵的制造"71:變得更具挑戰性。 M74HC563B1R在尺寸縮小的過程中,出現了能夠為90nm尺寸光刻的氟化氬(ArF)193nm光刻技術。然而,由于光刻膠厚度的減小和Ar「光刻膠不佳的抗蝕性能,已使得常規的無機硬掩膜技術備受關注。這種抗蝕膜的性質趨于形成各向異性的條紋;并造成柵的側壁粗糙,囚此會使器件的性能變差。要改善電流驅動能力和減小短溝效應,柵氧化物的厚度也要減小。要克服多晶硅耗盡效應(PT)E),需要使用預摻雜技術。然而,引人預摻雜技術卻為常規無機硬掩膜圖形帶來了一些問題c囚為多品硅在熱磷酸巾的腐蝕速率是與預摻雜劑董相關的,在

完成硬掩膜去除步驟時,會發生嚴重的縮頸現象。所有這些傳遞出個信號,那就是常規硬掩膜圖形時代的結束和亞90nm⒈藝節點圖形發展新時代的開始。

   關鍵T藝參數的變化,如多晶硅柵刻蝕的CDU、由密集到稀疏區的刻蝕偏差(TPEB)、線寬粗糙度(I'WR)以及多晶硅柵形狀(特別是底部形狀)等,必須被很好地控制,以改善器件性能和提高良率。必須仔細地優化所有這些參數,以避免其中的任何一個退化。眾所周知,漏飽和電流(IdMt)是表明器件電性能的基準尺度,其應該正比于器件的有效溝道長度,與多晶硅柵的CDU有著密切的關系。V訕n是評價器件特性的另一個關鍵參數,圖8,15(a)顯示的是雙斜率VnⅡ(刁`V∫和大V`<閾值電壓>),這個問題依賴于TPEB的表現。好的TPEB結構不會產牛V汕n雙斜率問題。LWR與晶體管的閾值電壓變化相關,明顯地增大了關態電流的泄漏I。圖8.15(b)顯示的是NM()s泄漏電流的模型預測,及在0.13umCM()s技術中,對應不同程度的LWR,驅動電流是柵長度的函數的結果。在65nm及以下I藝節點,必須考慮減小多晶硅柵形貌的變化。