LVDS中的阻抗必須更加嚴格控制。在LVDS中，負載阻抗應約為100 Ω，通常通過LVDS接收器上的并聯端接電阻實現。LVDS信號還應采用受控阻抗傳輸線進行傳輸。差分阻抗保持在100 Ω時，所需的單端阻抗為50 Ω。典型LVDS輸出驅動器。

典型LVDS輸出驅動器,LVDS輸出驅動器拓撲結構，電路工作時輸出電源會產生固定的直流負載電流。這可以避免輸出邏輯狀態躍遷時典型CMOS輸出驅動器中出現的電流尖峰。電路中的標稱源電流/吸電流設為3.5 mA，使得端接電阻100 Ω時典型輸出電壓擺幅為350 mV。電路的共模電平通常設為1.2 V，兼容3.3 V、2.5V和1.8 V電源電壓。

有兩種書面標準可用來定義LVDS接口。最常用的標準是ANSI/TIA/EIA-644規格，另一種是IEEE標準1596.3。

CML輸出驅動器用在JESD204接口，這種接口目前用于最新轉換器。采用具有JESD204接口的CML驅動器后，轉換器輸出端的數據速率可達12 Gbps(當前版本JESD204B規格)。需要的輸出引腳數也會大幅減少。時鐘內置于8b/10b編碼數據流，因此無需傳輸獨立時鐘信號。數據輸出引腳數量也得以減少，最少只需兩個。

轉換器的分辨率、速度和通道數的增加，數據輸出引腳數可能會相應調整，以滿足所需的更高吞吐量。由于使用CML驅動器采用的接口通常是串行接口，引腳數的增加與CMOS或LVDS相比要少得多(在CMOS或LVDS中傳輸的數據是并行數據，需要的引腳數多得多)。

LVDS需要特別注意信號路由的物理布局，但在采樣速率達到200 MSPS或更高時可以為轉換器提供許多優勢。LVDS的恒定電流使得可以支持許多輸出，無需CMOS要求的大量電流吸取。LVDS還能以雙倍數據速率(DDR)模式工作，其中兩個數據位可以通過同一個LVDS輸出驅動器。

與CMOS相比，可以減少一半的引腳數。還降低了等量數據輸出的功耗。對轉換器數據輸出而言，LVDS確實相比CMOS具有諸多優勢，但也和CMOS一樣存在一些限制。隨著轉換器分辨率的增加，LVDS接口所需的數據輸出量會變得更難針對PCB布局進行管理。轉換器的采樣率最終會使接口所需的數據速率超出LVDS的能力。

CML輸出驅動器轉換器數字輸出接口的最新趨勢是使用具有電流模式邏輯(CML)輸出驅動器的串行接口。高分辨率(≥14位)、高速(≥200 Msps)和需要小型封裝與低功耗的轉換器會使用這些類型的驅動器。

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