在前面的討論中，都沒有考慮襯底電位對晶體管性能的影響，都是假設襯底和晶體管的源極相連，即vbs (bulk-source)=0的情況，而實際工作中，經常出現襯底和源極不相連的情況，此時，vbs不等于0。
在晶體管的襯底與器件的源區形成反向偏置時，將對器件產生什么影響呢?

由基本的pn結理論可知，處于反偏的pn結的耗盡層將展寬。上圖說明了nmos管在vds較小時的襯底耗盡層變化情況，圖中的淺色邊界是襯底偏置為0時的耗盡層邊界。當襯底與源處于反偏時，襯底中的耗盡區變厚，使得耗盡層中的固定電荷數增加。由于柵電容兩邊電荷守衡，所以，在柵上電荷沒有改變的情況下，耗盡層電荷的增加，必然導致溝道中可動電荷的減少，從而導致導電水平下降。若要維持原有的導電水平，必須增加柵壓，即增加柵上的電荷數。對器件而言，襯底偏置電壓的存在，將使mos晶體管的閾值電壓的數值提高。對nmos，vtn更正，對pmos，vtp更負，即閾值電壓的絕對值提高了。

在工程設計中，襯底偏置效應對閾值電壓的影響可用下面的近似公式計算：

γ為襯底偏置效應系數，它隨襯底摻雜濃度而變化，典型值：nmos晶體管，γ=0.7~3.0。pmos晶體管，γ=0.5~0.7對于pmos晶體管，∆vt取負值，對nmos晶體管，取正值。

對處于動態工作的器件而言，當襯底接一固定電位時，襯偏電壓將隨著源節點電位的變化而變化，產生對器件溝道電流的調制，這稱為背柵調制，用背柵跨導gmb來定義這種調制作用的大小：

到此為止，我們已引出了三個重要端口參數：gm、gds和gmb。這三個參數對應了mos器件的三個信號端口g-s、d-s、b-s，它們反映了端口信號對漏源電流的控制作用。
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