Synopsys工具介紹（一）
發布時間:2008/6/5 0:00:00 訪問次數:2090
vcs
vcs是編譯型verilog模擬器，它完全支持ovi標準的verilog hdl語言、pli和sdf。vcs具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的asic設計，而其模擬精度也完全滿足深亞微米asic sign-off的要求。vcs結合了節拍式算法和事件驅動算法，具有高性能、大規模和高精度的特點，適用于從行為級、rtl到sign-off等各個階段。vcs已經將covermeter中所有的覆蓋率測試功能集成，并提供veralite、cyclec等智能驗證方法。vcs和scirocco也支持混合語言仿真。vcs和scirocco都集成了virsim圖形用戶界面，它提供了對模擬結果的交互和后處理分析。
vera
vera驗證系統滿足了驗證的需要，允許高效、智能、高層次的功能驗證。vera驗證系統已被sun、nec、cisco等公司廣泛使用以驗證其實際的產品，從單片asic到多片asic組成的計算機和網絡系統，從定制、半定制電路到高復雜度的微處理器。vera驗證系統的基本思想是產生靈活的并能自我檢查的測試向量，然后將其結合到test-bench中以盡可能充分測試所設計的電路。vera驗證系統適用于功能驗證的各個層次，它具有以下特點：與設計環境的緊密集成、
啟發式及全隨機測試、數據及協議建模、功能代碼覆蓋率分析。
synopsys公司剛剛推出了新的混合形式驗證工具magellan。magellan將新的高性能形式工具引擎和內置vcs仿真工具引擎的強大能力相結合，以幫助工程師，發現可能掩藏于設計深層的需要仿真幾千個周期才能發現的設計錯誤。magellan獨特的混合型結構的設計考慮，是為了處理數百萬門級的設計和提供排除了會產生不利影響的誤報之后的確定性結果。新增的magellan通過實現層次化驗證（一種可以使設計的設定和斷言功能重復使用的強大的可驗證設計技術），加強了synopsys 的discovery?驗證平臺的能力。magellan支持用verilog 和vhdl所做的設計，并被構建成符合正在成熟的systemverilog標準的工具。
magellan的混合型結構使得這一工具能夠在大規模的數百萬門級設計中應用形式驗證技術。這一結構獨特地將vcs達到設計深層的能力和形式驗證引擎進行高級數學分析的能力相結合，來進行尋找設計錯誤的工作。將magellan內置的vcs和形式驗證引擎相互適應地和明確地彼此利用，使得設計者能夠發現可能掩藏于深層設計需要幾千個仿真周期才能發現的情況復雜的設計錯誤，從而節省了時間并減少了反復次數。
magellan通過排除會產生不利影響的誤報并發送確定性結果，進一步提升驗證能力。與傳統的寄存器轉換級（register transfer level ，rtl）形式驗證工具不同的是，magellan幫助確保通過使用其內置的vcs引擎對其形式工具引擎所發現的特性違反進行驗證，使這些特性違反在被報告之前，能夠在真實仿真環境中被復制。
新增了magellan之后，現在synopsys的discovery 驗證平臺實現了層次化驗證，這是強大的dfv（可驗證設計）技術，其中通過vcs 和vera將模塊級設定和斷言作為芯片級監控手段自動地重復使用。這一在統一驗證平臺下進行層次化驗證的能力，確保了設計設定的徹底驗證，同時提升了設計者的整體驗證能力和水平。
top
synopsys工具介紹（二）
1． leda
leda?是可編程的語法和設計規范檢查工具，它能夠對全芯片的vhdl和verilog描述、或者兩者混合描述進行檢查，加速soc的設計流程。 leda預先將ieee可綜合規范、可仿真規范、可測性規范和設計服用規范集成，提高設計者分析代碼的能力。
3．scirocco
scirocco是迄今為止性能最好的vhdl模擬器，并且是市場上唯一為soc驗證度身定制的模擬工具。它與vcs一樣采用了革命性的模擬技術，即在同一個模擬器中把節拍式模擬技術與事件驅動的模擬技術結合起來。scirocco的高度優化的vhdl編譯器能產生有效減少所需內存，大大加快了驗證的速度，并能夠在一臺工作站上模擬千萬門級電路。這一性能對要進行整個系統驗證的設計者來說非常重要。
5. physical compiler
physical compiler?解決0.18微米以下工藝技術的ic設計環境，是synopsys物理綜合流程的最基本的模塊，它將綜合、布局、布線集成于一體，讓rtl設計者可以在最短的時間內得到性能最高的電路。 通過集成綜合算法、布局算法和布線算法。在rtl到gds ii的設計流程中，physical compiler向設計者提供了可以確保即使是最復雜的ic設計的性能預估性和時序收斂性。
6. clocktree compiler
clocktree compiler是嵌入于physical compiler的工具，它幫助設計者解決深亞微米ic設計中時鐘樹的時序問題。它不僅能夠簡化設計流程，而且可以極大的提高時鐘樹的質量：對于插入延時有5％－20％的改進，對時鐘偏移有5％－10％的改進。
7. dc-expert
dc得到全球60多個半導體廠商、380多個工藝庫的支持。據最新
vcs是編譯型verilog模擬器，它完全支持ovi標準的verilog hdl語言、pli和sdf。vcs具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的asic設計，而其模擬精度也完全滿足深亞微米asic sign-off的要求。vcs結合了節拍式算法和事件驅動算法，具有高性能、大規模和高精度的特點，適用于從行為級、rtl到sign-off等各個階段。vcs已經將covermeter中所有的覆蓋率測試功能集成，并提供veralite、cyclec等智能驗證方法。vcs和scirocco也支持混合語言仿真。vcs和scirocco都集成了virsim圖形用戶界面，它提供了對模擬結果的交互和后處理分析。
vera
vera驗證系統滿足了驗證的需要，允許高效、智能、高層次的功能驗證。vera驗證系統已被sun、nec、cisco等公司廣泛使用以驗證其實際的產品，從單片asic到多片asic組成的計算機和網絡系統，從定制、半定制電路到高復雜度的微處理器。vera驗證系統的基本思想是產生靈活的并能自我檢查的測試向量，然后將其結合到test-bench中以盡可能充分測試所設計的電路。vera驗證系統適用于功能驗證的各個層次，它具有以下特點：與設計環境的緊密集成、
啟發式及全隨機測試、數據及協議建模、功能代碼覆蓋率分析。
synopsys公司剛剛推出了新的混合形式驗證工具magellan。magellan將新的高性能形式工具引擎和內置vcs仿真工具引擎的強大能力相結合，以幫助工程師，發現可能掩藏于設計深層的需要仿真幾千個周期才能發現的設計錯誤。magellan獨特的混合型結構的設計考慮，是為了處理數百萬門級的設計和提供排除了會產生不利影響的誤報之后的確定性結果。新增的magellan通過實現層次化驗證（一種可以使設計的設定和斷言功能重復使用的強大的可驗證設計技術），加強了synopsys 的discovery?驗證平臺的能力。magellan支持用verilog 和vhdl所做的設計，并被構建成符合正在成熟的systemverilog標準的工具。
magellan的混合型結構使得這一工具能夠在大規模的數百萬門級設計中應用形式驗證技術。這一結構獨特地將vcs達到設計深層的能力和形式驗證引擎進行高級數學分析的能力相結合，來進行尋找設計錯誤的工作。將magellan內置的vcs和形式驗證引擎相互適應地和明確地彼此利用，使得設計者能夠發現可能掩藏于深層設計需要幾千個仿真周期才能發現的情況復雜的設計錯誤，從而節省了時間并減少了反復次數。
magellan通過排除會產生不利影響的誤報并發送確定性結果，進一步提升驗證能力。與傳統的寄存器轉換級（register transfer level ，rtl）形式驗證工具不同的是，magellan幫助確保通過使用其內置的vcs引擎對其形式工具引擎所發現的特性違反進行驗證，使這些特性違反在被報告之前，能夠在真實仿真環境中被復制。
新增了magellan之后，現在synopsys的discovery 驗證平臺實現了層次化驗證，這是強大的dfv（可驗證設計）技術，其中通過vcs 和vera將模塊級設定和斷言作為芯片級監控手段自動地重復使用。這一在統一驗證平臺下進行層次化驗證的能力，確保了設計設定的徹底驗證，同時提升了設計者的整體驗證能力和水平。
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1． leda
leda?是可編程的語法和設計規范檢查工具，它能夠對全芯片的vhdl和verilog描述、或者兩者混合描述進行檢查，加速soc的設計流程。 leda預先將ieee可綜合規范、可仿真規范、可測性規范和設計服用規范集成，提高設計者分析代碼的能力。
3．scirocco
scirocco是迄今為止性能最好的vhdl模擬器，并且是市場上唯一為soc驗證度身定制的模擬工具。它與vcs一樣采用了革命性的模擬技術，即在同一個模擬器中把節拍式模擬技術與事件驅動的模擬技術結合起來。scirocco的高度優化的vhdl編譯器能產生有效減少所需內存，大大加快了驗證的速度，并能夠在一臺工作站上模擬千萬門級電路。這一性能對要進行整個系統驗證的設計者來說非常重要。
5. physical compiler
physical compiler?解決0.18微米以下工藝技術的ic設計環境，是synopsys物理綜合流程的最基本的模塊，它將綜合、布局、布線集成于一體，讓rtl設計者可以在最短的時間內得到性能最高的電路。 通過集成綜合算法、布局算法和布線算法。在rtl到gds ii的設計流程中，physical compiler向設計者提供了可以確保即使是最復雜的ic設計的性能預估性和時序收斂性。
6. clocktree compiler
clocktree compiler是嵌入于physical compiler的工具，它幫助設計者解決深亞微米ic設計中時鐘樹的時序問題。它不僅能夠簡化設計流程，而且可以極大的提高時鐘樹的質量：對于插入延時有5％－20％的改進，對時鐘偏移有5％－10％的改進。
7. dc-expert
dc得到全球60多個半導體廠商、380多個工藝庫的支持。據最新
vcs
vcs是編譯型verilog模擬器，它完全支持ovi標準的verilog hdl語言、pli和sdf。vcs具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的asic設計，而其模擬精度也完全滿足深亞微米asic sign-off的要求。vcs結合了節拍式算法和事件驅動算法，具有高性能、大規模和高精度的特點，適用于從行為級、rtl到sign-off等各個階段。vcs已經將covermeter中所有的覆蓋率測試功能集成，并提供veralite、cyclec等智能驗證方法。vcs和scirocco也支持混合語言仿真。vcs和scirocco都集成了virsim圖形用戶界面，它提供了對模擬結果的交互和后處理分析。
vera
vera驗證系統滿足了驗證的需要，允許高效、智能、高層次的功能驗證。vera驗證系統已被sun、nec、cisco等公司廣泛使用以驗證其實際的產品，從單片asic到多片asic組成的計算機和網絡系統，從定制、半定制電路到高復雜度的微處理器。vera驗證系統的基本思想是產生靈活的并能自我檢查的測試向量，然后將其結合到test-bench中以盡可能充分測試所設計的電路。vera驗證系統適用于功能驗證的各個層次，它具有以下特點：與設計環境的緊密集成、
啟發式及全隨機測試、數據及協議建模、功能代碼覆蓋率分析。
synopsys公司剛剛推出了新的混合形式驗證工具magellan。magellan將新的高性能形式工具引擎和內置vcs仿真工具引擎的強大能力相結合，以幫助工程師，發現可能掩藏于設計深層的需要仿真幾千個周期才能發現的設計錯誤。magellan獨特的混合型結構的設計考慮，是為了處理數百萬門級的設計和提供排除了會產生不利影響的誤報之后的確定性結果。新增的magellan通過實現層次化驗證（一種可以使設計的設定和斷言功能重復使用的強大的可驗證設計技術），加強了synopsys 的discovery?驗證平臺的能力。magellan支持用verilog 和vhdl所做的設計，并被構建成符合正在成熟的systemverilog標準的工具。
magellan的混合型結構使得這一工具能夠在大規模的數百萬門級設計中應用形式驗證技術。這一結構獨特地將vcs達到設計深層的能力和形式驗證引擎進行高級數學分析的能力相結合，來進行尋找設計錯誤的工作。將magellan內置的vcs和形式驗證引擎相互適應地和明確地彼此利用，使得設計者能夠發現可能掩藏于深層設計需要幾千個仿真周期才能發現的情況復雜的設計錯誤，從而節省了時間并減少了反復次數。
magellan通過排除會產生不利影響的誤報并發送確定性結果，進一步提升驗證能力。與傳統的寄存器轉換級（register transfer level ，rtl）形式驗證工具不同的是，magellan幫助確保通過使用其內置的vcs引擎對其形式工具引擎所發現的特性違反進行驗證，使這些特性違反在被報告之前，能夠在真實仿真環境中被復制。
新增了magellan之后，現在synopsys的discovery 驗證平臺實現了層次化驗證，這是強大的dfv（可驗證設計）技術，其中通過vcs 和vera將模塊級設定和斷言作為芯片級監控手段自動地重復使用。這一在統一驗證平臺下進行層次化驗證的能力，確保了設計設定的徹底驗證，同時提升了設計者的整體驗證能力和水平。
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synopsys工具介紹（二）
1． leda
leda?是可編程的語法和設計規范檢查工具，它能夠對全芯片的vhdl和verilog描述、或者兩者混合描述進行檢查，加速soc的設計流程。 leda預先將ieee可綜合規范、可仿真規范、可測性規范和設計服用規范集成，提高設計者分析代碼的能力。
3．scirocco
scirocco是迄今為止性能最好的vhdl模擬器，并且是市場上唯一為soc驗證度身定制的模擬工具。它與vcs一樣采用了革命性的模擬技術，即在同一個模擬器中把節拍式模擬技術與事件驅動的模擬技術結合起來。scirocco的高度優化的vhdl編譯器能產生有效減少所需內存，大大加快了驗證的速度，并能夠在一臺工作站上模擬千萬門級電路。這一性能對要進行整個系統驗證的設計者來說非常重要。
5. physical compiler
physical compiler?解決0.18微米以下工藝技術的ic設計環境，是synopsys物理綜合流程的最基本的模塊，它將綜合、布局、布線集成于一體，讓rtl設計者可以在最短的時間內得到性能最高的電路。 通過集成綜合算法、布局算法和布線算法。在rtl到gds ii的設計流程中，physical compiler向設計者提供了可以確保即使是最復雜的ic設計的性能預估性和時序收斂性。
6. clocktree compiler
clocktree compiler是嵌入于physical compiler的工具，它幫助設計者解決深亞微米ic設計中時鐘樹的時序問題。它不僅能夠簡化設計流程，而且可以極大的提高時鐘樹的質量：對于插入延時有5％－20％的改進，對時鐘偏移有5％－10％的改進。
7. dc-expert
dc得到全球60多個半導體廠商、380多個工藝庫的支持。據最新
vcs是編譯型verilog模擬器，它完全支持ovi標準的verilog hdl語言、pli和sdf。vcs具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的asic設計，而其模擬精度也完全滿足深亞微米asic sign-off的要求。vcs結合了節拍式算法和事件驅動算法，具有高性能、大規模和高精度的特點，適用于從行為級、rtl到sign-off等各個階段。vcs已經將covermeter中所有的覆蓋率測試功能集成，并提供veralite、cyclec等智能驗證方法。vcs和scirocco也支持混合語言仿真。vcs和scirocco都集成了virsim圖形用戶界面，它提供了對模擬結果的交互和后處理分析。
vera
vera驗證系統滿足了驗證的需要，允許高效、智能、高層次的功能驗證。vera驗證系統已被sun、nec、cisco等公司廣泛使用以驗證其實際的產品，從單片asic到多片asic組成的計算機和網絡系統，從定制、半定制電路到高復雜度的微處理器。vera驗證系統的基本思想是產生靈活的并能自我檢查的測試向量，然后將其結合到test-bench中以盡可能充分測試所設計的電路。vera驗證系統適用于功能驗證的各個層次，它具有以下特點：與設計環境的緊密集成、
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synopsys公司剛剛推出了新的混合形式驗證工具magellan。magellan將新的高性能形式工具引擎和內置vcs仿真工具引擎的強大能力相結合，以幫助工程師，發現可能掩藏于設計深層的需要仿真幾千個周期才能發現的設計錯誤。magellan獨特的混合型結構的設計考慮，是為了處理數百萬門級的設計和提供排除了會產生不利影響的誤報之后的確定性結果。新增的magellan通過實現層次化驗證（一種可以使設計的設定和斷言功能重復使用的強大的可驗證設計技術），加強了synopsys 的discovery?驗證平臺的能力。magellan支持用verilog 和vhdl所做的設計，并被構建成符合正在成熟的systemverilog標準的工具。
magellan的混合型結構使得這一工具能夠在大規模的數百萬門級設計中應用形式驗證技術。這一結構獨特地將vcs達到設計深層的能力和形式驗證引擎進行高級數學分析的能力相結合，來進行尋找設計錯誤的工作。將magellan內置的vcs和形式驗證引擎相互適應地和明確地彼此利用，使得設計者能夠發現可能掩藏于深層設計需要幾千個仿真周期才能發現的情況復雜的設計錯誤，從而節省了時間并減少了反復次數。
magellan通過排除會產生不利影響的誤報并發送確定性結果，進一步提升驗證能力。與傳統的寄存器轉換級（register transfer level ，rtl）形式驗證工具不同的是，magellan幫助確保通過使用其內置的vcs引擎對其形式工具引擎所發現的特性違反進行驗證，使這些特性違反在被報告之前，能夠在真實仿真環境中被復制。
新增了magellan之后，現在synopsys的discovery 驗證平臺實現了層次化驗證，這是強大的dfv（可驗證設計）技術，其中通過vcs 和vera將模塊級設定和斷言作為芯片級監控手段自動地重復使用。這一在統一驗證平臺下進行層次化驗證的能力，確保了設計設定的徹底驗證，同時提升了設計者的整體驗證能力和水平。
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leda?是可編程的語法和設計規范檢查工具，它能夠對全芯片的vhdl和verilog描述、或者兩者混合描述進行檢查，加速soc的設計流程。 leda預先將ieee可綜合規范、可仿真規范、可測性規范和設計服用規范集成，提高設計者分析代碼的能力。
3．scirocco
scirocco是迄今為止性能最好的vhdl模擬器，并且是市場上唯一為soc驗證度身定制的模擬工具。它與vcs一樣采用了革命性的模擬技術，即在同一個模擬器中把節拍式模擬技術與事件驅動的模擬技術結合起來。scirocco的高度優化的vhdl編譯器能產生有效減少所需內存，大大加快了驗證的速度，并能夠在一臺工作站上模擬千萬門級電路。這一性能對要進行整個系統驗證的設計者來說非常重要。
5. physical compiler
physical compiler?解決0.18微米以下工藝技術的ic設計環境，是synopsys物理綜合流程的最基本的模塊，它將綜合、布局、布線集成于一體，讓rtl設計者可以在最短的時間內得到性能最高的電路。 通過集成綜合算法、布局算法和布線算法。在rtl到gds ii的設計流程中，physical compiler向設計者提供了可以確保即使是最復雜的ic設計的性能預估性和時序收斂性。
6. clocktree compiler
clocktree compiler是嵌入于physical compiler的工具，它幫助設計者解決深亞微米ic設計中時鐘樹的時序問題。它不僅能夠簡化設計流程，而且可以極大的提高時鐘樹的質量：對于插入延時有5％－20％的改進，對時鐘偏移有5％－10％的改進。
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