摘要：“vcxo” (壓控晶體振蕩器)是由晶體決定振蕩頻率的振蕩器，可用控制電壓在小范圍內進行頻率調整。vcxo時鐘(clk)發生器已在多種系統中得到應用，如數字電視，數字音頻，adsl和stb。此應用筆記介紹vcxo clk發生器的結構，關鍵參數測量，pcb設計指南，以及對一個應用于mpeg2和ac-3音頻設備的vcxo clk發生器max9485的測試結果。

　　vcxo clk發生器的結構和應用

　　“vcxo”，即壓控晶體振蕩器，其振蕩頻率由晶體決定，但可用控制電壓在小范圍內對頻率進行調整，控制電壓范圍一般為0v至2v或0v至3v。vcxo的調諧范圍為±100ppm至±200ppm。圖1為一個典型vcxo clk發生器的結構和晶振電路模型。

　　圖1. 典型vcxo clk發生器的結構圖

　　變容二極管cv1和cv2的容值變化會影響到晶振模型，從而改變振蕩頻率。兩個外接并聯電容cs1和cs2用來調整諧振范圍和中心頻率的偏移。按照圖1所示的晶振電路，諧振頻率可用下式表示：

　　其中cl是由cv1，2和cs1，2決定的等效負載電容。可準確地表示為：cl = (cv1+cs1) || (cv2 + cs2)。取一階近似并考慮到c1 << c0和cl，可得到fc的頻率增量。

　　圖2為cs1 = cs2時，fc隨cs1值變化的典型曲線圖。

　　圖2. vcxo頻率與并聯電容cs1 (cs1=cs2)

　　利用這一微調特性，可使用vcxo和pll構成一個具有微調特性的clk發生器。

　　vcxo clk已經在多種系統中得到應用，如數字電視，數字音頻，adsl和stb。maxim的max9485就是這樣一款clk發生器芯片，專為mpeg-2和杜比數字音頻(ac-3)應用設計[1]，它幾乎可以提供數字音頻到模擬轉換所采用的所有頻率，支持從12khz到96khz的采樣頻率。 maxim還為其它應用設計了各種vcxo clk發生器。

　　vcxo clk發生器的關鍵參數

　　有許多參數用來描述vcxo clk發生器。其中最重要的是調諧電壓范圍、中心頻率、牽引范圍以及時鐘輸出抖動。

　　調諧電壓范圍為vcxo控制電壓的變化范圍，此電壓控制變容二極管的電容。通常為0v至2v或3v。中心頻率為vcxo輸出頻率范圍的中點。牽引范圍為變化頻率(增大或減少)與中心頻率的比值。此比值一般用ppm表示(百萬分之一)，代表vcxo的相對頻率牽引范圍。通常牽引范圍大約為100ppm至200ppm，取決于vcxo的結構和所選擇的晶體。

　　時鐘抖動是clk發生器的一個重要參數，有多種關于抖動的定義。兩個最常用的抖動參數稱為“周期”抖動和“周期間”抖動，我們將在第四節詳細討論這些問題。抖動取決于clk發生器的結構，芯片之間會有差異，不同的應用對抖動的要求也不相同。

　　晶體選擇和電路板設計

　　晶體的選擇和pcb布局會對vcxo clk發生器的性能參數產生一定的影響。選擇晶體時，除了頻率、封裝、精度和工作溫度范圍，在vcxo應用中還應注意等效串聯電阻和負載電容。串聯電阻導致晶體的功耗增大。阻值越低，振蕩器越容易起振。負載電容是晶體的一個重要參數，首先，它決定了晶體的諧振頻率。一般晶體的標稱頻率指的是其并聯指定負載電容后的諧振頻率。應當指出，此處的標稱頻率是當cl等于指定負載電容時利用公式(1)計算出的值，但不是利用計算出的值1/(2 π √l1c1)。因此，vcxo的調諧范圍與cl的值緊密相關。當負載電容值較小時，vcxo的調諧范圍限制在上端；同樣，電容值較大時，調諧范圍將限制在下端。負載電容的適當取值取決于vcxo的特性。例如，max9485設計中，為了均衡調諧范圍、調諧曲線中點、同時簡化電路板設計，我們選擇ecliptek (ecx-5527-27) [2]具有14pf負載電容的27mhz晶體。使用這樣的晶體時，max9485具有±200ppm的牽引范圍，見圖3。應該指出，封裝會導致晶體牽引范圍的差異。一般金屬殼封裝比表貼器件(smd)的牽引范圍更大。但是最近daishinku corp. [5]生產的一款新smd晶體可達到與金屬殼晶體近似的牽引范圍。我們測試了這款smd晶體(dsx530ga)，發現外接兩個4pf的并聯電容時可以實現±200ppm頻率牽引范圍，見圖4。

　　圖3.

　　圖4.

　　為了限制vcxo的調諧范圍，可通過改變外部并聯電容設置向上的調節范圍。并聯電容取值范圍為4ps至7ps，取決于電路板寄生電容。另一方面，向下的調節范圍取決于內部變容二極管值，不能由外部改變。為了降低寄生電容對向上頻率調節范圍的影響，在電路板布局中應盡可能的減少晶體引腳對地的寄生電容，保證引腳與地層和電源層之間的清潔。詳細的電路板布局，請參考max9485評估板[4]。