串接到均勻傳輸線上任何部件都會有一些串聯電感。這些電感可能會出現在路徑的末端，如器件的封裝引線或是串聯終端電阻的寄生電感，也可能出現在線路的中途，如參考平面的分割導致信號返回路徑上有一小段間隙就會引入一個串聯電感，以圖1所示的模型來說明感性突變產生的反射。

　　圖1 電感性負載的反射分析模型

　　如果末端元件的封裝引腳存在一個寄生串聯電感l，路徑時延為1 ns，電感為2 nh和10 nh時接收端電壓波形如圖2所示。

　　可見，當引線電感較大時，接收端信號電壓會發生嚴重的振鈴，軸向引線電阻的串聯寄生電感約為10 nh，如果使用在該系統中會帶來嚴重的問題，而應該改用"smd"元件。

　　如果傳輸線末端開路，均勻傳輸線中途意外引入感性阻抗突變，路徑時延td1=td1＝0.5 ns，通過仿真可以看出電感值為2nh、5nh和10nh時源端和接收端電壓波形如圖3所示。

　　圖2 末端電感不同時的接收端電壓

　　圖3 中途引入電感不同時的電壓波形

　　在驅動端，1ns左右信號迅速上升超過50％然后又迅速下降，如果在近端有接收器，這種非單調性的波形變化可能會導致誤觸發。在接收端，信號出現過沖，而且上升沿有一個時延。隨著電感的增大，過沖和時延越嚴重。

　　感性阻抗突變在電路中引起過沖甚至振鈴，所以需控制信號回路中的電感量。當信號上升沿經過電感時，其瞬時阻抗為

　　根據經驗，需要確保串聯感抗低于傳輸線特性阻抗的⒛％，那么回路中允許串入的最大電感為

　　上面所有的分析只涉及簡單的阻抗不連續情況下的反射，在實際系統中，信號從驅動端到遠端的網絡上可能會遇到各種非故意的阻抗突變，進而發生多次反射，手工計算相當復雜甚至無法完成。幸運的是，現在有很多spice電路仿真器和行為級仿真器可供使用。通過仿真預測阻抗突變對信號的影響，選擇合適的設計方案是基于信號完整性pcb設計的一個重要方面。

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