arm指令在時序上是s、n、i和c周期的混合，如表所示。

　　表 arm時序周期

　　各種類型的周期都必須至少與arm的時鐘周期一樣長。內存系統可以伸展它們，對于典型的dram系統：

　　（1）n周期變成最小長度的兩倍（主要因為dram在內存訪問是非順序時要求更長的訪問協議）。

　　（2）s周期通常是最小長度，但偶爾也會被伸展成n周期的長度（在從一個內存“行”的最后一個字移動到下一行的第一個字的時候）。

　　（3）i周期和c周期總是最小長度。

　　對于典型的sram系統，所有類型的周期典型的都是最小長度。

　　例如，在8mhz arm中，一個s（順序）周期是125ns，而—個n（非順序）周期是250ns。應當注意到這些時序不是arm的屬性，而是內存系統的屬性。例如，一個8mhzarm可以與一個給出125ns的n周期的ram系統相連接。處理器的頻率是8mhz只是簡單地意味著如果使任何類型的周期在長度上小于125ns，則它不保證能夠工作。

　　有緩存的處理器所有給出的信息都依據arm的時鐘周期。它們不按固定的速率發生，緩存控制邏輯在cache不命中的時候改變提供給arm的時鐘周期來源。

　　典型地，有緩存的arm有兩個時鐘輸入：“快速時鐘”fclk和“內存時鐘”mclk。在cache命中的時候，arm，的時鐘使用fclk的速度并且所有類型的周期都是最小的長度，從這點上看，cache在效果上是某種sram。在cache不命中發生的時候，arm的時鐘同步為mclk，接著以mclk速度進行cache行填充（依賴于在處理器中涉及的cache行的長度使用n＋35或n＋75個周期），接著arm的時鐘被同步回到fclk。

　　內存控制器使用這個簡單的策略：如果請求一個n周期，則把訪問作為不在同一行來對待；如果請求一個s周期，除非它效果上是這行的最后一個字（可以被快速檢測出來），否則把訪問作為同行米對待｀結果是一些s周期將持續與n周期相同的時間。

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