多通道接收機的通道間誤差校準效率，設計并實現了一種低峰均功率比的數字梳狀譜校準源模塊。

該模塊基于FPGA+DAC的硬件結構，采用軟件DDS原理方式來產生梳狀譜信號。

發射鏈路輸出功率21dBm，發射效率為15.7%，分別提升了1dB和9%。接收鏈路噪聲系數為8.72dB，降低了1.2dB。收發鏈路最大移相均方根誤差為5.12°和5.25°，分別下降了3.17°和1.75°。

模塊在梳狀譜信號輸出范圍170MHz~230MHz，頻譜間隔1MHz情況下，子載波功率為-35.5dBm，帶外雜散抑制為64dBc，完全滿足校準源指標要求。

開關頻率隨負載條件成比例下降。開關頻率沒有下限，可在輕載條件下達到可能的極高效率。

為了降低梳狀譜信號的峰均功率比，利用遺傳算法對信號的各個子載波的初始相位進行了?嘔??撲慍鲆蛔橛龐詿??斡漚獾某跏枷轡蛔楹希??寰?β時卻喲斡漚獾?.98dB降低到了3.98dB，同時提高了梳狀譜信號的子載波功率和帶外雜散抑制，優化了梳狀譜模塊的信號質量。

在8GHz~18GHz頻帶范圍內，該芯片與基?詼絲謐げㄉ杓鋪逑檔腦?酒?啾齲?輾⒘綽吩鲆娣直鷂?.5 dB和14dB，提升了超過2dB。

通過主動引入相鄰器件阻抗牽引效應，并使其與級聯阻抗失配相抵消從而實現阻抗“預失配”的設計方案。對“預失配”的技術原理以及設計流程進行了簡要分析，并通過加工一款采用優化設計方案的4通道X/Ku波段的射頻收發芯片，驗證了該設計方案的可實現性與有效性。

基于先進CMOS工藝進行了接收器的設計、仿真、后端設計實現和流片測試，仿真和流片后的板級測試結果均表明該接收器能夠對通道延遲進行自動調節以對齊采樣相位，且最大的采樣相位調節范圍為±3bit，信噪比大于65dB，滿足了設計要求和應用需求。

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