ise simulator (isim)現在已可通過賽靈思 xps（xilinx platform studio）和項目導航 (project navigator) 工具支持嵌入式設計流程，可以讓嵌入式開發人員享受到集成在ise設計套件中的混合語言（vhdl和verilog）仿真器的優勢。 新版本的isim具備許多強化生產力的新功能，包括自動檢測，以及用于編輯及查看功能的設計存儲列表。新的存儲編譯器 （memory editor）可以幫助設計人員運用圖形化方式查看各種假設（what-if）情景，而不用重新編譯設計就能強制設定一個信號內的某個值或者模板。ise12還可以讓設計人員能夠從波形檢視器中瀏覽hdl源碼。

51電子網公益庫存:

320.02E11.09RED

320.21E11RED

3-229910-1

2.22203E011

2.25267E011

AWGC1YFD268YY-TL02

AV95000281

AV9107S04CS14

AV9107C-03CS14

AV49401ZQE6

ise 12設計套件目前正分階段推出，其中面向 virtex-6 fpga 設計的智能時鐘門控技術已隨5月4日發布的12.1版本推出；面向 virtex-6 fpga 設計的部分可重配置技術隨12.2 版本推出；而對axi4 ip 的支持將隨 12.3 版本推出。ise 12 套件可與 aldec、cadence design systems、mentor graphics 以及 synopsys等公司推出的最新仿真和綜合軟件協同工作。

此外，相對于前版而言，ise 12 版軟件的邏輯綜合平均速度提升2倍，大型設計實施運行速度加快1.3倍，同時強化了嵌入式設計的方法。

ise 12.2設計套件現已可以立即提供所有ise 版本，邏輯版本的起始價格為 2,995 美元。第四代部分可重配置業技術作為選配的購買部分，并且附帶2天的現場培訓。客戶可從賽靈思網站免費下載全功能30天試用版。賽靈思公司（xilinx, inc. (nasdaq:xlnx) ）宣布推出其第四代部分可重配置設計流程，以及智能時鐘門控技術的多項全新強化方案，可針對virtex™®-6 fpga設計中bram(block-ram)降低24%的動態功耗。設計人員即日起即可下載ise12.2設計套件，利用其簡便易用、直觀的部分可重配置設計流程，進一步降低功耗和整體系統成本。同時，最新推出的ise版本還可提供一項低成本仿真方案， 支持嵌入式設計流程。

賽靈思 ise 設計套件高級市場營銷總監 tom feist 指出：“由于系統日趨復雜，如今的設計人員往往需要以更少的資源實現更高的目標，而fpga的可配置能力加上其固有的可編程性，使其成為設計人員的一項重要資產。賽靈思fpga一直以來就支持部分可重配置功能，并且具備現場編程和重編程的高度靈活性。在成本、開發板容量及功耗均面臨嚴苛限制的今天，行業需要更高效更經濟的設計方案在競爭中取得優勢，這就是為什么賽靈思一直致力于讓設計流程更加容易的重要因素。”

部分可重配置技術具備可即時調整的高度靈活性，可以大幅擴充單一fpga的容量。在器件運行中，設計人員可對fpga某些區域進行重新編程，藉此加入新的功能，而器件其余部分正在運行的應用則完全不會受到任何影響。例如，用戶開發無線光傳輸網絡方案，少用30-45%的資源就可以實現多端口多路復用器/轉發器的功能，而軟件無線電（sdr）解決方案可以在不干擾其他波形繼續運行的同時動態交換通信波形，而且也無需改用更大或是額外的器件。部分可重配置技術還可以幫助設計人員有效的管理功耗，當系統無需在最高性能運行時，可以使用低能耗的方式來替代高能耗功能運行。

賽靈思采用更直觀的設計流程以及界面，使其第四代部分可重配置技術更加易于使用。其中包括一個經進一步改進的時序約束和時序分析流程，自動插入代理邏輯以橋接靜態和可重配置部分，并具備完整的設計時序收斂和仿真功能。ise12 使得設計人員可以應用virtex-4, virtex-5 和virtex-6器件，實現各種部分可重配置應用。