一般說明：ADSP-TS201SYBPZ050
ADSP-TS201SYBPZ050TigerSHARC 處理器是一款針對大信號優化的超高性能靜態超標量處理器處理任務和通信基礎設施。數字信號處理器將非常寬的內存寬度與雙重計算相結合塊—支持浮點（IEEE 32 位和擴展精度 40 位）和定點（8 位、16 位、32 位和 64 位）處理——為數字信號設定新的性能標準處理器。 TigerSHARC 靜態超標量架構讓DSP每個周期最多執行四條指令，執行24 個定點（16 位）運算或 6 個浮點操作。四個獨立的 128 位寬內部數據總線，每個都連接到六個 4M 位存儲體，支持四字數據、指令和 I/O 訪問，每個提供 33.6G 字節第二個內部存儲器帶寬。工作頻率為 600 MHz，
ADSP-TS201SYBPZ050處理器的內核具有 1.67 ns 指令周期。使用其單指令多數據 (SIMD)特點，ADSP-TS201S處理器可以執行48億次，每秒 40 位 MACS 或 12 億個 80 位 MACS。表格1顯示了 DSP 的性能基準。
ADSP-TS201SYBPZ050處理器與其他處理器代碼兼容TigerSHARC 處理器。第 1 頁的功能框圖顯示了
ADSP-TS201SYBPZ050處理器的架構模塊。這些塊包括：
• 雙計算塊，每個都包含一個 ALU、乘法器、64 位移位器、128 位 CLU 和 32 字寄存器文件
和相關的數據對齊緩沖區 (DAB)
• 雙整數 ALU (IALU)，每個都有自己的 31 個字
用于數據尋址的寄存器文件和一個狀態寄存器
• 帶有指令對齊緩沖區的程序定序器
(IAB) 和分支目標緩沖區 (BTB)
• 支持硬件和軟件中斷、支持電平或邊沿觸發的中斷控制器，以及
支持優先級嵌套中斷
• 四個 128 位內部數據總線，每個連接到六個
4M 位存儲庫
• 片上 DRAM（24M 位）
• 提供與主機處理器、多處理空間 (DSP)、片外存儲器映射外設以及外部 SRAM 和 SDRAM 的接口的外部端口
• 14 通道 DMA 控制器
• 四個全雙工 LVDS 鏈路端口
• 兩個 64 位間隔定時器和定時器到期引腳
• 一個符合 1149.1 IEEE 標準的 JTAG 測試訪問端口，用于片上仿真
第 3 頁上的圖 2 顯示了一個典型的單處理器系統
外部SRAM和SDRAM。第 8 頁上的圖 4 顯示了一個典型的
多處理器系統
TigerSHARC DSP 使用靜態 SuperscalarTM†
建筑學。
這種架構是超標量的，因為 ADSP-TS201S 處理器的內核可以同時執行 1 到 4 個 32 位
以超大指令字 (VLIW) 編碼的指令
使用 DSP 的雙計算塊的指令行。因為
DSP 不會在運行時執行指令重新排序——
程序員選擇哪些操作將并行執行
在運行之前——指令的順序是靜態的。
除了少數例外，一條指令行，是否包含
一條、兩條、三條或四條 32 位指令，以
10 深度處理器流水線中一個周期的吞吐量。
為了優化 DSP 程序執行，程序員必須遵循
編碼時 DSP 的指令并行規則集
指令線。一般來說，指令的選擇
DSP 可以在每個周期并行執行取決于每條指令所需的指令線資源和源
和指令中使用的目標寄存器。程序員可以直接控制三個核心組件——IALU，
計算塊和程序定序器。
在大多數情況下，ADSP-TS201S 處理器具有兩個周期
完全互鎖的執行管道，所以——每當一個
計算結果不可用于依賴它的另一操作——DSP 自動插入一個或多個停頓
根據需要循環。無依賴的高效編程
指令可以消除大部分計算和內存
傳輸數據依賴關系。
此外，ADSP-TS201SYBPZ050處理器以兩種方式支持 SIMD 操作——SIMD 計算塊和 SIMD
計算。程序員可以加載兩個計算塊
具有相同數據（廣播分發）或不同數據
（合并分布）。
雙計算模塊
ADSP-TS201SYBPZ050處理器具有計算模塊，可以作為單指令多數據 (SIMD) 引擎獨立或一起執行計算。 DSP可以發出
每個計算塊每個周期有兩條計算指令，
指示 ALU、乘法器、移位器或 CLU 執行
獨立，同時操作。每個計算塊可以
執行 8 個 8 位、4 個 16 位、2 個 32 位或 1 個 64 位 SIMD
計算與另一個塊中的操作并行。
這些計算單元支持 IEEE 32 位單精度
浮點、擴展精度 40 位浮點和 8-、
16 位、32 位和 64 位定點處理。
計算塊被稱為 X 和 Y
sembly 語法，每個塊包含四個計算單元——一個
ALU、一個乘法器、一個 64 位移位器、一個 128 位 CLU 和一個 32-
字寄存器文件。ADSP-TS201SYBPZ050
• 寄存器文件——每個計算塊都有一個多端口 32-
字，用于傳輸的完全正交寄存器文件
計算單元和數據總線之間的數據以及
存儲中間結果。指令可以訪問
寄存器文件中的寄存器單獨（字對齊），在
兩個一組（雙對齊），或四個一組（四對齊）。
• ALU——ALU 以定點和浮點格式執行一組標準算術運算。它也是
執行邏輯運算。
• 乘法器——乘法器執行定點和浮點乘法以及定點乘法和
積累。ADSP-TS201SYBPZ050
• 移位器——64 位移位器執行邏輯和算術運算
移位、位和位流操作以及場沉積
和提取操作。
• 通信邏輯單元 (CLU)——這個 128 位單元提供格狀解碼（例如，Viterbi 和 Turbo
解碼器）并執行 CDMA 的復雜相關性
通信應用（例如，芯片速率和
符號率函數）。
使用這些功能，計算塊可以：
• 提供每個周期峰值 8 MACS 和每個周期 7.1 MACS
持續 16 位性能并提供 2 個 MACS
周期峰值和每個周期 1.8 MACS 持續 32 位性能（基于 FIR）
• 執行6個單精度浮點數或執行24個
每個周期的定點（16 位）操作，提供
3.6G FLOPS 或 14.4G/s 常規操作性能
600兆赫ADSP-TS201SYBPZ050
• 每個周期執行兩個復雜的 16 位 MACS
• 在一個周期內執行八只格子蝴蝶
數據對齊緩沖器 (DAB)
DAB 是一個四字 FIFO，可以從非對齊地址加載四字數據。通常，加載指令必須與其數據大小對齊，以便四字
從四對齊地址加載。使用 DAB 顯著提高了某些應用程序的效率，例如
FIR 濾波器。
雙整數 ALU (IALU)
ADSP-TS201S 處理器有兩個 IALU，它們提供強大的地址生成功能并執行許多通用整數運算。 IALU 被稱為 J 和
K 在匯編語法中，并具有以下特點：
• 為數據和更新指針提供內存地址
• 支持循環緩沖和位反轉尋址
• 執行通用整數運算，增加
編程靈活性ADSP-TS201SYBPZ050
• 為每個 IALU 包含一個 31 字的寄存器文件
作為地址生成器，IALU 執行立即或間接（修改前和修改后）尋址。他們執行模數
和位反轉操作，對模數數據緩沖區放置的內存地址沒有限制。每個
IALU 可以指定單字、雙字或四字訪問
從記憶里ADSP-TS201SYBPZ050
IALU 具有對循環緩沖區、位的硬件支持
反向和零開銷循環。圓形緩沖器便于
延遲線和其他數據結構的高效編程
在數字信號處理中需要，它們通常是
用于數字濾波器和傅里葉變換。每個 IALU 提供四個循環緩沖區的寄存器，因此應用程序可以設置
總共有八個循環緩沖區。 IALU 處理地址
指針自動回繞，減少開銷，提高性能并簡化實現。圓
緩沖區可以在任何內存位置開始和結束。
因為 IALU 的計算流水線是一個周期深，在
大多數情況下，整數結果在下一個周期中可用。如果結果是，硬件（寄存器依賴性檢查）會導致停頓
在給定的周期內不可用。
程序序列器
ADSP-TS201SYBPZ050處理器的程序音序器支持
下列的：
• 完全可中斷的編程模型，可以靈活地使用匯編語言和C/C++ 語言進行編程；把手
具有高吞吐量且無中止的硬件中斷
指令周期
• 一個 10 周期的指令流水線——四周期的取指管道和
六周期執行管道——計算結果可用
操作數可用后的兩個周期
• 提供取指令存儲器地址；這
定序器的指令對齊緩沖區 (IAB) 緩存起來
到五個等待執行的已取指令行；程序定序器從 IAB 中提取指令行
并將其分發給適當的核心組件
執行ADSP-TS201SYBPZ050
• 項目結構和項目流程的管理
根據 JUMP、CALL、RTI、RTS 指令、循環結構、條件、中斷和軟件確定
例外ADSP-TS201SYBPZ050
• 分支預測和 128 條目分支目標緩沖區
(BTB) 以減少分支延遲以有效執行
條件和無條件分支指令和
零開銷循環；發生正確預測的分支
零開銷周期，克服五到九
階段分支懲罰
• 無需對齊代碼的緊湊代碼
記憶; IAB 處理對齊
中斷控制器ADSP-TS201SYBPZ050
DSP 支持嵌套和非嵌套中斷。每種中斷類型在中斷向量表中都有一個寄存器。還有，每
在中斷鎖存寄存器和中斷中都有一個位
掩碼寄存器。所有中斷都固定為電平敏感或
邊緣敏感，除了 IRQ3-0 硬件中斷，它
是可編程的。ADSP-TS201SYBPZ050
DSP 區分硬件中斷和軟件異常，以不同方式處理它們。當一個軟件
發生異常時，DSP 中止所有其他指令
指令管道。當硬件中斷發生時，DSP
繼續執行指令管道中已經存在的指令。
靈活的指令集ADSP-TS201SYBPZ050
128位指令行，最多可包含4個32位
指令，可容納多種并行操作
簡潔的編程。例如，一條指令行可以
指示 DSP 有條件地執行乘法、加法和
在兩個計算塊中減去，同時它也分支到
程序中的另一個位置。的一些關鍵功能
指令集包括：
• CLU 通信基礎設施指令
管理網格解碼（例如，Viterbi 和 Turbo
解碼器）并通過復雜的相關性進行解擴
• 代數匯編語言語法
• 直接支持所有 DSP、成像和視頻算法
類型ADSP-TS201SYBPZ050
• 無需切換 DSP 硬件模式，因為模式
支持作為指令中的選項（例如，舍入、飽和等）
• 指令中編碼的分支預測；啟用零開銷循環
• 指令行中編碼的并行度
• 所有指令的條件執行可選
• 程序和數據之間的用戶定義分區
記憶ADSP-TS201SYBPZ050
DSP內存
DSP的內部和外部存儲器被組織成一個
統一的內存映射，它定義了所有的位置（地址）
系統中的元素，如圖 3 所示。
內存映射分為四個內存區域——主機
空間、外部存儲器、多處理器空間和內部
內存——每個內存空間，除了主機內存，都被細分為更小的內存空間。
ADSP-TS201S 處理器內部存儲器有 24M 位
片上 DRAM 存儲器，分為 6 塊 4M 位
（128K 字 × 32 位）。每個塊 — M0、M2、M4、M6、M8 和
M10——可以存儲程序指令、數據或兩者兼有，因此應用程序可以配置內存以滿足特定需求。配售
不同內存塊中的程序指令和數據，
然而，使 DSP 訪問數據，同時執行
取指令。每個內存段包含一個 128K 位
緩存以啟用對內部 DRAM 的單周期訪問。
六個內部存儲器塊連接到四個 128 位寬
通過交叉開關連接的內部總線，使 DSP
在同一周期內執行四次內存傳輸。 DSP的
內部總線架構提供了一個總內存 ba
的寬度
主要特征：ADSP-TS201SYBPZ050
高達 600 MHz、1.67 ns 的指令周期速率
24M 位內部片上 DRAM 存儲器
25 mm × 25 mm（576 球）熱增強型球柵
數組包ADSP-TS201SYBPZ050
雙計算模塊——每個模塊包含一個 ALU、一個
乘法器、移位器、寄存器文件和通信
邏輯單元 (CLU)
雙整數 ALU，提供數據尋址和指針
操縱ADSP-TS201SYBPZ050
集成 I/O 包括 14 通道 DMA 控制器，外部
端口，四個鏈接端口，SDRAM 控制器，可編程
系統的標志引腳、兩個定時器和定時器過期引腳
一體化ADSP-TS201SYBPZ050
1149.1 符合 IEEE 標準的片上 JTAG 測試訪問端口
仿真ADSP-TS201SYBPZ050
單精度 IEEE 32 位和擴展精度 40 位
浮點數據格式和 8、16、32 和 64 位
定點數據格式
主要優勢ADSP-TS201SYBPZ050
提供高性能靜態超標量 DSP
運營，針對電信進行了優化
基礎設施和其他要求苛刻的大型多處理器
數字信號處理器應用
在 DSP 算法和 I/O 上表現出色
基準（參見表 1 中的基準）
支持內部之間的低開銷 DMA 傳輸
存儲器，外部存儲器，存儲器映射外設，
鏈接端口、主機處理器和其他
（多處理器）DSP
通過極其靈活的指令集和高級語言友好的 DSP 架構簡化 DSP 編程
以低通信開銷實現可擴展的多處理系統
為無縫多處理提供片上仲裁
制造商: Analog Devices Inc.
產品種類: 數字信號處理器和控制器 - DSP, DSC
RoHS: 詳細信息
產品: DSPs
系列:ADSP-TS201SYBPZ050
商標名: TigerSHARC
安裝風格: SMD/SMT
封裝 / 箱體: BGA-576
核心: TigerSHARC
內核數量: 1 Core
最大時鐘頻率: 500 MHz
L1緩存指令存儲器: -
L1緩存數據存儲器: -
程序存儲器大小: 3 MB
數據 RAM 大小: -
工作電源電壓: 1.05 V
最小工作溫度: - 40 C
最大工作溫度: + 105 C
封裝: Tray
商標: Analog Devices
數據總線寬度: 32 bit
開發套件: ADZS-TS201S-EZLITE
高度: 2.44 mm
I/O 電壓: 2.5 V
說明書類型: Fixed/Floating Point
接口類型: Parallel
長度: 25 mm
濕度敏感性: Yes
計時器/計數器數量: 2 Timer
處理器系列: TigerSHARC
產品類型: DSP - Digital Signal Processors & Controllers
工廠包裝數量: 44
子類別: Embedded Processors & Controllers
電源電壓-最大: 1.1 V
電源電壓-最小: 1 V
寬度: 25 mm
以下物料均有現貨庫存：ADSP-TS201SYBPZ050
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以下物料均有現貨庫存：
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