一般說明:ADSP-TS101SAB1Z100
ADSP-TS101SAB1Z100TigerSHARC® 處理器是一款超高性能、靜態 SuperscalarTM †處理器針對大型優化信號處理任務和通信基礎設施。這DSP 將非常寬的內存寬度與雙計算模塊相結合——支持 32 位和 40 位浮點以及 8、16 位、32 位和 64 位定點處理——為數字信號處理器設定了新的性能標準。這
TigerSHARC 處理器的靜態超標量架構讓處理器每個周期最多執行四條指令,執行24 個定點(16 位)運算或 6 個浮點操作。
三個獨立的 128 位寬內部數據總線,每個連接到三個 2M 位存儲庫之一,啟用四字數據、指令和 I/O 訪問并提供每秒 14.4G 字節的內存帶寬。ADSP-TS101SAB1Z100處理器的內核工作頻率為 300 MHz,具有 3.3 ns指令周期時間。利用其單指令多數據 (SIMD) 功能,ADSP-TS101S 可以執行 24 億次每秒 40 位 MAC 或 6 億個 80 位 MAC。表格1表 2 顯示了 DSP 的性能基準。2 該值適用于算法的六次迭代。八次渦輪迭代解碼器,這個基準是 67 MIPS。3自適應多速率(AMR)每秒 4 兆芯片 (Mcps)
ADSP-TS101S 與其他代碼兼容TigerSHARC 處理器。
第 1 頁的功能框圖顯示了處理器的
建筑塊。這些塊包括:ADSP-TS101SAB1Z100
• 雙計算塊,每個包括一個 ALU、乘法器、64 位移位器和 32 字寄存器文件以及相關聯的
數據對齊緩沖區 (DAB)
• 雙整數 ALU (IALU),每個都有自己的 31 個字
用于數據尋址的寄存器文件
• 帶有指令對齊緩沖區的程序定序器
(IAB)、分支目標緩沖區 (BTB) 和中斷控制器
• 三個 128 位內部數據總線,每個連接到一個
三個 2M 位存儲庫
• 片上 SRAM(6M 位)
• 提供與主機處理器、多處理空間 (DSP)、片外存儲器映射外設以及外部 SRAM 和 SDRAM 的接口的外部端口
• 14 通道 DMA 控制器
• 四個鏈接端口
• 兩個 64 位間隔定時器和定時器到期引腳
• 一個符合 1149.1 IEEE 標準的 JTAG 測試訪問端口,用于片上
仿真ADSP-TS101SAB1Z100
圖 2 顯示了一個典型的單處理器系統與外部
動態隨機存取存儲器。第 8 頁的圖 4 顯示了一個典型的多處理器
系統。ADSP-TS101SAB1Z100
TigerSHARC 處理器使用靜態超標量架構。這種架構是超標量的,因為 ADSP-TS101S
處理器的核心可以同時執行一到四個以非常大的指令字編碼的 32 位指令(VLIW) 指令線使用 DSP 的雙計算模塊。因為 DSP 不執行指令重新排序運行時——程序員選擇將執行哪些操作在運行前并行——指令的順序是靜態的。除了少數例外,一條指令行,是否包含一條、兩條、三條或四條 32 位指令,以八深處理器流水線中一個周期的吞吐量。為了優化 DSP 程序執行,程序員必須遵循編碼時 DSP 的指令并行規則集指令線。一般來說,指令的選擇DSP 可以在每個周期并行執行取決于每條指令所需的指令線資源和源和指令中使用的目標寄存器。程序員可以直接控制三個核心組件——IALU,計算塊和程序定序器。
在大多數情況下,ADSP-TS101SAB1Z100具有兩個周期算術
完全互鎖的執行管道,因此每當計算結果對另一個操作不可用時,依賴于
在它上面,DSP 自動插入一個或多個停頓周期作為
需要。使用無依賴指令進行高效編程可以消除大多數計算和內存傳輸
數據依賴
此外,ADSP-TS101SAB1Z100支持 SIMD 操作兩種
方式——SIMD 計算塊和 SIMD 計算。這
程序員可以指示兩個計算塊對
相同的數據(廣播分發)或不同的數據(合并
分配)。此外,每個計算塊可以執行四個
并行 16 位或 8 位 8 位 SIMD 計算。
雙計算模塊
ADSP-TS101SAB1Z100具有計算模塊,可以獨立或作為 SIMD 引擎一起執行計算。
DSP 每次計算最多可以發出兩條計算指令
阻塞每個周期,指示 ALU、乘法器或移位器
執行獨立的同時操作。
計算塊在匯編語法中稱為 X 和 Y,每個塊包含三個計算單元——一個
ALU、一個乘法器、一個 64 位移位器和一個 32 字寄存器文件
• 寄存器文件——每個計算塊都有一個多端口
用于傳輸的 32 字、完全正交的寄存器文件
計算單元和數據總線之間的數據
為ADSP-TS101SAB1Z100
存儲中間結果。指令可以訪問
寄存器文件中的寄存器單獨(字對齊),或
以兩個(雙對齊)或四個(四對齊)為一組。
• ALU——ALU 以定點和浮點格式執行一組標準算術運算。它也是
執行邏輯運算。
• 乘法器——乘法器執行定點和浮點乘法以及定點乘法和
積累。ADSP-TS101SAB1Z100
• 移位器——64 位移位器執行邏輯和算術運算
移位、位和位流操作以及場沉積
和提取操作。
• 加速器——用于網格解碼的 128 位單元(例如,
維特比和渦輪解碼器)和復雜的相關性
通訊應用。ADSP-TS101SAB1Z100
使用這些功能,計算塊可以:
• 每個周期峰值提供 8 個 MAC,每個周期提供 7.1 個 MAC
持續的 16 位性能并提供 2 個 MAC
周期峰值和每個周期 1.8 個 MAC 持續 32 位性能(基于 FIR)
• 執行 6 個單精度、浮點或執行 24
每個周期的定點(16 位)操作,提供
1,800 MFLOPS 或 7.3 GOPS 性能
• 每個周期執行兩個復雜的 16 位 MAC
• 在一個周期內執行八只格子蝴蝶
數據對齊緩沖器 (DAB)
DAB 是一個四字 FIFO,可以加載四
來自非對齊地址的字數據。通常,加載指令必須與其數據大小對齊,以便四字
從四對齊地址加載。使用 DAB 顯著提高了某些應用程序的效率,例如 FIR
過濾器。ADSP-TS101SAB1Z100
雙整數 ALUS (IALUS)
ADSP-TS101SAB1Z100有兩個 IALU,可提供強大的
地址生成功能并執行許多通用整數運算。每個 IALU:
• 為數據和更新指針提供內存地址
• 支持循環緩沖和位反轉尋址
• 執行通用整數運算,增加
編程靈活性ADSP-TS101SAB1Z100
• 包括每個 IALU 的 31 字寄存器文件
作為地址生成器,IALU 執行立即或間接(修改前和修改后)尋址。他們執行模數
和位反轉操作,對模數數據緩沖區放置的內存地址沒有限制。每個
IALU 可以指定單字、雙字或四字訪問
記憶ADSP-TS101SAB1Z100
IALU 具有對循環緩沖區、位的硬件支持
反向和零開銷循環。圓形緩沖器便于
延遲線和其他數據結構的高效編程
在數字信號處理中需要,它們通常是
用于數字濾波器和傅里葉變換。每個 IALU 提供四個循環緩沖區的寄存器,因此應用程序可以設置
總共有八個循環緩沖區。 IALU 處理地址
指針自動回繞,減少開銷,提高性能并簡化實現。圓
緩沖區可以在任何內存位置開始和結束。
因為 IALU 的計算流水線是一個周期深,在
大多數情況下,整數結果在下一個周期中可用。如果結果是,硬件(寄存器依賴性檢查)會導致停頓
在給定的周期內不可用。
程序序列器ADSP-TS101SAB1Z100
ADSP-TS101SAB1Z100處理器的程序音序器支持:
• 完全可中斷的編程模型,可以靈活地使用匯編語言和C/C++ 語言進行編程;把手
具有高吞吐量且無中止的硬件中斷
指令周期。ADSP-TS101SAB1Z100
• 一個八周期指令流水線——三周期取指管道
和五周期執行管道——帶有計算結果
在操作數可用后兩個周期可用。
• 提供取指令存儲器地址;這
定序器的指令對齊緩沖區 (IAB) 緩存起來
到五個等待執行的已取指令行;程序定序器從 IAB 中提取指令行
并將其分發給適當的核心組件
執行。ADSP-TS101SAB1Z100
• 計劃結構和確定的管理
根據 JUMP、CALL、RTI、RTS 的程序流程
指令、循環結構、條件、中斷和
軟件異常。ADSP-TS101SAB1Z100
• 分支預測和 128 條目分支目標緩沖區
(BTB) 以減少分支延遲以有效執行
條件和無條件分支指令和
零開銷循環;正確預測的分支
采用 0 到 2 個開銷周期,克服了 3 到 6 級分支代價。
• 無需對齊代碼的緊湊代碼
記憶; IAB 處理對齊。
中斷控制器ADSP-TS101SAB1Z100
DSP 支持嵌套和非嵌套中斷。每個
中斷類型在中斷向量表中有一個寄存器。還,
每個在中斷鎖存寄存器和中斷屏蔽寄存器中都有一個位。所有中斷都固定為任一級別
敏感或邊沿敏感,但 IRQ3-0 硬件中斷除外,它們是可編程的。
DSP 區分硬件中斷和軟件異常,以不同方式處理它們。當一個軟件
發生異常時,DSP 中止所有其他指令
指令管道。當硬件中斷發生時,DSP
繼續執行指令管道中已經存在的指令。
靈活的指令集ADSP-TS101SAB1Z100
128位指令行,最多可包含4個32位
指令,可容納多種并行操作
簡潔的編程。例如,一條指令行可以
指示 DSP 有條件地執行乘法、加法和
在兩個計算塊中減去,同時它也分支到
程序中的另一個位置。的一些關鍵功能
指令集包括:ADSP-TS101SAB1Z100
• 增強的通信基礎設施說明
管理網格解碼(例如,Viterbi 和 turbo
解碼器)并通過復雜的相關性進行解擴
• 代數匯編語言語法
• 直接支持所有 DSP、成像和視頻算法
類型,消除硬件模式
• 指令中編碼的分支預測,可實現零開銷循環
• 指令行中編碼的并行度
• 所有指令的條件執行可選
• 程序和數據存儲器之間用戶定義的可編程分區
片上 SRAM 存儲器
ADSP-TS101SAB1Z100具有 6M 位片上 SRAM 存儲器,
分為三個 2M 位的塊(64K 字 32 位)。每個
塊(M0、M1 和 M2)可以存儲程序、數據或兩者,因此
應用程序可以配置內存以滿足特定需求。將程序指令和數據放在不同的內存塊中,
然而,使 DSP 訪問數據,同時執行
取指令。ADSP-TS101SAB1Z100
DSP 的內部和外部存儲器(圖 3)被組織成
成一個統一的內存映射,它定義了位置
系統中所有元素的(地址)。內存映射是
分為四個內存區域——主機空間、外部存儲器、
多處理器空間和內部存儲器——以及每個存儲器
空間,除了主機內存,被細分為更小的內存
空格。ADSP-TS101SAB1Z100
每個內部存儲器塊連接到 128 位寬的內部總線之一——塊 M0 到總線 MD0,塊 M1 到總線
MD1,并阻止 M2 到總線 MD2——使 DSP 能夠執行
在同一個周期中進行三個內存傳輸。 DSP的內部
總線架構提供的總內存帶寬
每秒 14.4G 字節,使內核和 I/O 能夠訪問
八個 32 位數據字(256 位)和四個 32 位指令
每個周期。 DSP 的靈活內存
結構使能:ADSP-TS101SAB1Z100
• DSP 內核和不同內存塊的 I/O 訪問
同一個周期
• 并行訪問所有三個內存塊的 DSP 內核——
一條指令和兩次數據訪問
• 程序和數據存儲器的可編程分區
• 以 32 位、64 位或 128 位程序訪問所有內存
字—帶有 DAB 的 16 位字
• 在不到 20 個周期 (66 ns) 內完成上下文切換
特征:ADSP-TS101SAB1Z100
300 MHz,3.3 ns 指令周期率
6M 位內部片上 SRAM 存儲器
19 mm × 19 mm(484 球)CSP-BGA 或 27 mm × 27 mm
(625 球)PBGA 封裝
雙計算塊——每個都包含一個 ALU、一個乘法器、一個移位器和一個寄存器文件
雙整數 ALU,提供數據尋址和指針
操縱ADSP-TS101SAB1Z100
集成 I/O 包括 14 通道 DMA 控制器,外部
端口,4 個鏈接端口,SDRAM 控制器,可編程標志
用于系統集成的引腳、2 個定時器和定時器過期引腳
1149.1 符合 IEEE 標準的片上 JTAG 測試訪問端口
仿真ADSP-TS101SAB1Z100
無膠多處理的片上仲裁高達
一條總線上有 8 個 TigerSHARC 處理器
好處ADSP-TS101SAB1Z100
提供高性能靜態超標量 DSP 運算,針對電信基礎設施進行了優化
和其他要求苛刻的大型多處理器 DSP
應用:ADSP-TS101SAB1Z100
在 DSP 算法和 I/O 基準測試中表現出色(參見表 1 和表 2 中的基準測試)
支持內部之間的低開銷 DMA 傳輸
存儲器,外部存儲器,存儲器映射外設,
鏈接端口、其他 DSP(多處理器)和主機
處理器ADSP-TS101SAB1Z100
通過極其靈活的指令集和高級語言友好的 DSP 架構簡化 DSP 編程
以低通信開銷實現可擴展的多處理系統
制造商: Analog Devices Inc.
產品種類: 數字信號處理器和控制器 - DSP, DSC
RoHS: 詳細信息
產品: DSPs
系列:ADSP-TS101SAB1Z100
商標名: TigerSHARC
安裝風格: SMD/SMT
封裝 / 箱體: BGA-625
核心: TigerSHARC
最大時鐘頻率: 300 MHz
L1緩存指令存儲器: -
L1緩存數據存儲器: -
程序存儲器大小: 768 kB
數據 RAM 大小: -
工作電源電壓: 1.2 V
最小工作溫度: - 40 C
最大工作溫度: + 85 C
封裝: Tray
商標: Analog Devices
數據總線寬度: 32 bit
高度: 1.9 mm (Max)
接口類型: Parallel
長度: 27 mm
濕度敏感性: Yes
計時器/計數器數量: 2 Timer
產品類型: DSP - Digital Signal Processors & Controllers
工廠包裝數量: 40
子類別: Embedded Processors & Controllers
寬度: 27 mm
單位重量: 1 g
以下物料均有現貨庫存:ADSP-TS101SAB1Z100
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ADSP-TS101SAB1Z100
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以下物料均有現貨庫存:
TPS1H200AQDGNRQ1
TPS1H100AQPWPRQ1
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