K4F6E3S4HM-SGCL
K4F6E3S4HM-TFCL
K4F6E3S4HM-MGCJ四代超低功耗雙倍數據率同步動態隨機存儲器
pddr4設備在命令/地址(CA)總線上使用2或4個旋塞架構，以減少系統中的輸入引腳數量。
6位CA總線包含命令、地址和銀行信息。每條命令使用1、2或4個時鐘周期，在此周期內命令信息在時鐘的正沿上傳遞。
詳細信息請參見命令真值表。這些器件在D0引腳上使用雙數據速率架構來實現高速操作。
雙數據速率架構本質上是一種6n預取架構，其接口設計為每個DO在0秒內傳輸兩個數據位。
pddr4 SDRAM的單個讀或寫訪問有效地由內部DRAM核心的單個16n- bit寬的一個時鐘周期數據傳輸和對應的10個引腳的1 -bit寬的一個半時鐘周期數據傳輸組成。對
K4F6E3S4HM-MGCJ LPDDR4 dram的讀寫訪問是突發的，訪問從一個選定的位置開始，并在一個編程的序列中繼續進行編程的位置數量。
訪問從注冊一個激活命令開始，然后是一個讀取命令。write或Mask寫命令。
使用與Activate命令同時注冊的地址和BA位來選擇要訪問的行和銀行。地址位恢復與讀取一致。
Write或Mask rite命令用于選擇bank和突發訪問的起始列位置。
在正常操作之前，必須初始化LPDDR4 SDRAM。下面的部分提供了設備初始化的詳細信息。
寄存器定義命令描述和設備操作。
