在電子測量技術中，頻率測量是最基本的測量之一。常用的測頻法和測周期法在實際應用中具有較大的局限性，并且對被測信號的計數存在±1個字的誤差。而在直接測頻方法的基礎上發展起來的等精度測頻方法消除了計數所產生的誤差，實現了寬頻率范圍內的高精度測量，但是它不能消除和降低標頻所引入的誤差。本文將介紹的系統采用相檢寬帶測頻技術，不僅實現了對被測信號的同步，也實現了對標頻信號的同步，大大消除了一般測頻系統中的±1個字的計數誤差，并且結合了現場可編程門陣列（FPGA），具有集成度高、高速和高可靠性的特點，使頻率的測量范圍可達到1Hz～2.4GHz，測頻精度在 1s閘門下達到10-11數量級。
測頻原理
本測頻系統中采用的測頻原理是相檢寬帶測頻技術。在頻率測量中，設標頻信號為f0，被測信號為fX，則f0=A·fC，fX=B·fC，A、B是兩個互素的正整數，稱fC為f0和fX的最大公因子頻率 fmax c，其倒數為兩頻率的最小公倍數周期Tmin c。如果這兩個信號的周期穩定，它們之間的相位差變化也具有周期性，周期即為Tmin c。設兩信號的初始相位差為0（即初始相位重合），則經過N·Tmin c(N為正整數）之后，它們的相位又會重合。因此，在一個或多個Tmin c內對被測信號fX和標頻信號f0分別計數得NX和N0，則被測信號的頻率可由式fX= f0·NX/ N0得出。在相位重合檢測的測頻電路中，測量的門時信號受單片機設置的參考門時以及被測信號和標頻信號的相位重合點的共同控制，但實際測量閘門的開啟與閉合同被測信號和標頻信號的相位重合點同步，這樣能夠有效的消除傳統測頻方法中±1個字的誤差。
硬件組成和功能框圖
整個測頻系統由多個功能模塊組成，包括MCU數據處理、FPGA及其配置、高頻分頻、信號整形和液晶顯示等，其中FPGA集合了相位重合點檢測、同步閘門產生和定時計數等功能，主要硬件功能框圖如圖1所示。

圖1 系統主要硬件功能框圖
本測頻系統中FPGA芯片是采用ALTERA公司Cyclone系列的EP1C3T144，該器件采用TPFQ封裝，擁有100個I/O口和2910個邏輯單元。本系統采用Verilog HDL和BlockDiagram/Schematic相結合的方法來對各功能模塊進行邏輯描述，然后通過EDA開發平臺，對設計文件自動地完成邏輯編譯、邏輯化簡、綜合及優化、邏輯布局布線、邏輯仿真，最后對FPGA芯片進行編程，實現系統的設計要求。FPGA配置采用了專用配置芯片EPCS1，用ByteBlaster II對其進行下載編程。
MCU主要實現的功能有32位計數值的浮點轉換及運算、預置閘門和將測量結果送至液晶顯示。高頻分頻主要針對50MHz以上的頻率測量，電路中采用分頻比可編程的微波分頻芯片MB510，最高工作頻率達2.4GHz，它自帶放大整形電路，輸出為ECL電平，應用十分簡單。整形電路前級采用了高速場效應管放大，所以對于被測信號的靈敏度很高，可達20mV左右，因此本系統對于電路板的設計要求是十分嚴格的。
FPGA的模擬仿真
本系統FPGA開發軟件采用Altera公司開發的Quartus II 軟件。

圖2 FPGA中原理圖設計
圖2為FPGA整體原理圖設計，其中標頻f0和被測fX經過同相點檢測模塊qwen，產生的相位重合點信息見圖3中的輸出out11；sgate信號為MCU發出的預置閘門信號，與產生的同相點信號經D觸發器模塊形成了同步閘門tgate來控制f0和fX的計數，計數值經總線控制轉換后傳送給MCU。

圖3 QUARTUS Ⅱ波形仿真
圖3中，采用的仿真標頻f0為10MHz，fX為9.0001MHz，out11為相位重合點信息的輸出，sgate為預置閘門，out111為同步閘門輸出，也就是所謂的硬閘門。

圖4 時序分析
通過如圖4所示的模擬時序分析，我們可以看到，如果使用分立元器件，就不可能得到如此優越的延時特性。
PCB設計要點
在設計印制板的過程中，需要對電路的抗干擾問題進行詳細的研究。對于檢測電路，尤其是高精度測頻系統，電源部分性能起著舉足輕重的作用。電源一般由220V交流經變壓、整流后獲得，為防止引入交變干擾，我們對其進行屏蔽并加去耦電容處理。即使在整個印制板中的布線完成得都很好，由于電源、地線的考慮不周而引起的干擾也會使產品的性能下降，有時甚至影響到產品的成功率。所以對電源和地線的布線要認真對待，以保證產品的質量。