asic制造商為了滿足中小批量應用對中等邏輯密度的需要，已經開發了一種稱為結構化asic的定制邏輯器件。針對需要比fpga更高的邏輯密度、更低的器件售價和更小的功耗而批量達不到標準單元asic要求的中等規模asic應用，混合結構asic以中小批量、可承受的設計周期成本和低售價器件為ic設計公司提供先進的cmos技術。

    許多電子應用的種類繁多、批量不大且成本低。對于這些應用如果需要定制ic設計，問題會更糟糕。許多軍事、工業、醫療和汽車應用與大批量生產的消費電子或計算機應用不同，它們完全達不到asic制造商為了實現強制節約成本而要求的硅片用量，然而，對削減成本的壓力絲毫未減，因為硅片的用量偏低。

    大多asic都受到低成本壓力和獨特市場需求的共同驅動。中等邏輯密度、低功耗或小占位空間的應用常常別無選擇，只有采用先進的標準單元asic技術來將功耗降低到最小或滿足成本目標。

    不幸的是，先進的asic技術已經越來越不實際且讓設計小批量系統的公司難以承受高昂的成本。高度復雜的標準單元asic的總設計成本包括工具成本和工程勞力的成本，現在的開發價格標簽高達數百萬美元甚至更多。通常的替代方案是采用不太復雜的現場可編程門陣列(fpga)，可是，每一片fpga的價格高達幾百乃至幾千美元，同樣不切實際。

    然而，asic制造商為了滿足中等范圍應用的需要，已經開發了一種相對新型的、稱為結構化asic的邏輯器件。結構化asic是新一代門陣列，它針對降低標準單元asic成本、提高fpga邏輯密度且降低功耗的需求特別做了改進。

    混合結構asic進一步發展了節省成本的門陣列思想，利用先進的cmos工藝制造陣列以達到高密度和低電壓工作，與此同時，電源互連線的制造卻采用粗而不昂貴的工藝。其目標是需要比fpga有更高邏輯密度、更低器件價格和更低功耗而數量或對先進技術的要求不如標準單元asic的應用。混合結構asic以中小批量、可承受的設計周期成本和低售價器件為ic設計公司提供先進的cmos技術。

    定制邏輯難題

    先進的cmosasic工藝設計的芯片具有工作電壓低、時鐘速度高達幾百兆赫茲和邏輯密度高的特點。然而，利用這些先進的工藝進行設計在技術上卻充滿了挑戰且任務投資很大。除了難以讓邏輯設計正確地工作之外，設計工程師還必須解決不屬于簡單的邏輯設計范疇的各種問題。

    例如，標準單元asic設計工程師必須解決一個環境問題，因為在那里的互連金屬主宰片上的延遲，所以時序收斂可能就很難達到。成千上萬的互連線的每一條都要—特別是那些并行的線—被檢查以判斷是否存在交叉耦合問題并評價對信號完整性的顧慮。對邏輯單元的放置和布線必須考慮電流密度、電場、ir降和整個網絡的互連，以確保工作電壓的下降不低于指標要求，而互連不會因粗枝大葉而成為緩慢起作用的熔絲。

    先進的asic通常用30或30層以上精確的層來創建各種電路和互連線，這些層占據了絕大部分一般asic設計中報出的一次性工程(nre)成本。如果因任何原因要對設計進行修改，那么必須再次投入這筆費用(大約為50萬到90萬美元，根據工藝技術而定)。

    目前的晶圓代工采用直徑為300mm(11.8")的硅晶圓，一次最小訂貨生產流片要用25片這種晶圓。例如，在單面上一個1cm見方的中等規模芯片設計大約每晶圓能產出500顆裸片，所以，最小訂貨量有12,500顆芯片。對于許多用量很小的應用來說，一個最小訂貨流片有時侯就是對該芯片的終身供貨。

    替代的辦法是在fpga中開發邏輯設計，因為fpga器件可編程且非常靈活地讓設計工程師創建和重新創建需要的邏輯設計，但是，這種靈活性是要付出代價的。

    與標準單元asic設計相比，fpga的邏輯密度要小一到幾個數量級。fpga還很耗電，因此在電池供電的系統中工作得不那么好。fpga的密度越大，成本越高；有時侯，一顆fpga有1500到2000美元這樣令人望而卻步的價格，區區500片就要花費100萬馬克，使它根本沒有辦法用在成本敏感型應用中。正是如此，fpga才最適合于為邏輯設計搭建原型，但是，它們對于生產系