對外部或內部時鐘源使用ⅤD】l去耦電容可以降低電磁干擾,去耦電容的布局對于降低時鐘源組件封裝的發射來說非常重要,AD8603AUJZ-REEL7所有電容都應該布局在離ⅤDD引腳⒛血l的范圍以內。去耦電容的值是根據電容的諧振頻率來定,對于較高頻率時鐘發生器而言,100~1000pF的電容比較合適。

   縮短高頻信號布線長度以及減小信號回路面積可有效抑制電磁干擾。同時,在時鐘源上設置RC濾波器來控制上升和下降時間可降低電磁干擾,因為較慢的上升和下降時間產生較低的高頻分量。

   確保時鐘芯片的電源引腳緊鄰地引腳可以使電源回路最小化。使電源和地引腳引線平行而且互相靠近,這樣可以有效地降低電磁干擾。當信號噪聲源不能消除時,采用濾波器可以有效地實現噪聲抑制。磁干擾濾波器以及鐵氧體磁珠是最常用的濾波器。