325323-10-0什么是最小項?

什么是無關項?

使用卡諾圖化簡邏輯函數的依據是什么?

硬件描述語言類似于高級程序設計語言(如C語言等),它是一種以文本形式來描述數字系統硬件的結構和行為的語言,用它可以表示邏輯電路圖、邏輯表達式,還可以表示更復雜的數字邏輯系統所完成的邏輯功能(即行為).人們還可以用HDL編寫設計說明文檔,這種文檔易于存儲和修改,適用于不同的設計人員之間進行技術交流,還能被計算機識別和處理,計算機對HDL的處理包括兩個方面:邏輯仿真和邏輯綜合.

邏輯仿真是指用計算機仿真軟件對數字邏輯電路的結構和行為進行預測,仿真器對HDL描述進行解釋,以文本形式或時序波形圖形式給出電路的輸出.在電路被實現之前,設計人員根據仿真結果可以初步判斷電路的邏輯功能是否正確。在仿真期間,如果發現設計中存在的錯誤,可以對HDL描述進行修改,直至滿足設計要求為止.

邏輯綜合是指HDL描述=的數字邏輯電路模型中導出電路基本元件列表

以及元件之間的連接關系(常稱為門級網表)的過程.它類似于高級程序設計語言中對一個程序進行編譯,得到目標代碼的過程.所不同的是,邏輯綜合不會產生目標代碼,而是目標代碼,而是產生門級元件及其連接關系的數據庫,根據這個數據庫可以制作出集成電路或印刷電路板.

硬件描述語言早期較為流行的是ABEL③,本書第四版曾使用過這種語言對數字電路及系統進行設計與仿真。目前,在工業界、高等學校和研究單位廣泛使用的有兩種硬件描述語言:V①HDL和Ⅴerilog。VHDL是在20世紀80年代中期由美國國防部支持開發出來的,約在同一時期,由Gateway Design Auto-mation②公司開發出Verilog。兩種HDL均為IEEE標準。

由于這兩種語言的功能都很強大,在一般的應用設計中,設計者使用任何一種語言都可以完成自己的任務,但Vern。g的句法根源出自通用的C語言,較ⅤHDL易學易用。所以本書以Verilog為例,介紹數字電路系統計算機輔助設計的一般概念。

Verilog的基本語法規則

為了對數字電路進行描述(常稱為建模),Verilog規定了一套完整的語法結構,本節介紹Verilog的基本語法規則。

間隔符,Verilog的間隔符包括空格符(\b)、Tab鍵(\t)、換行符(\n)及換頁符。如果間隔符并非出現在字符串中,則該間隔符被忽略。所以編寫程序時,可以跨越多行書寫,也可以在一行內書寫。

間隔符起分隔文本的作用,在必要的地方插入適當的空格或換行符,可以使文本錯落有致,便于閱讀與修改。

注釋符,Verilog支持兩種形式的注釋符:/*---*/和//。其中,/*-…*/為多行注釋符,用于寫多行注釋;//為單行注釋符,以雙斜線//開始到行尾結束為注釋文字。注釋只是為了改善程序的可讀性,在編譯時不起作用。

簡稱Verilog。

系Printed Circuit Board的縮寫。

系Advanced Bolean Equation Language的縮寫。