摘要：介紹了為PET（正電子發射斷層掃描儀）的前端電子學模塊提供時間基準而設計的一種新型高頻時鐘扇出電路。該電路利用FPGA芯片來實現對高頻時鐘的分頻與分配，并用LVDS傳輸標準對生成的多路時鐘信號進行傳輸，從而最大程度地減少了輸出各路時鐘之間的延時偏差，同時利用低壓差分信號的傳輸特性增強了信號的抗干擾能力。文章給出了采用VHDL語言編寫的時鐘電路程序代碼。

關鍵詞：FPGA；高頻時鐘；VHDL

１ 引言

隨著應用系統向高速度、低功耗和低電壓方向的發展，對電路設計的要求越來越高�焸鹘y集成電路設計技術已無法滿足性能日益提高的整機系統的要求。同時，由于ＩＣ設計與工藝技術水平的提高，集成電路規模越來越大，復雜程度越來越高。目前已經可以將整個系統集成在一個芯片上，即片上系統（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ�熆s寫為ＳＯＣ），這種芯片以具有系統級性能的復雜可編程邏輯器件（ＣＰＬＤ）和現場可編程門陣列（ＦＰＧＡ）為主要代表。與主要實現組合邏輯功能的ＣＰＬＤ相比，ＦＰＧＡ主要用于實現時序邏輯功能。對于ＡＳＩＣ設計來說，采用ＦＰＧＡ在實現小型化、集成化和高可靠性系統的同時，還可以減少風險、降低成本、縮短開發周期。

    ２ 系統硬件組成

本文介紹的時鐘板主要由于為ＰＥＴ（正電子發射斷層掃描儀）的前端電子學模塊提供３２路系統時鐘（６２．５ＭＨｚ）和３２路同步時鐘（４ＭＨｚ）。時鐘信號之間的偏差要求在２ｎｓ之內。為了消除各路時鐘信號之間的偏差，文中介紹利用ＦＰＧＡ來實現主時鐘的分頻、零延時輸出和分配，同時利用ＬＶＤＳ技術實現多路時鐘的傳輸的實現方法。圖１所示是其硬件設計示意圖。

由圖１可知，該時鐘電路的具體工作原理是：首先由精密晶體振蕩器產生６２．５ＭＨｚ的時鐘信號，然后經時鐘驅動芯片ＣＹ２３０５輸入ＦＰＧＡ芯片的時鐘引腳ＧＣＬＫ以作為時鐘源。該時鐘在ＦＰＧＡ芯片內部經ＤＬＬ（延遲鎖定環）模塊分別生成６２．５ＭＨｚ的系統時鐘和４ＭＨｚ的同步時鐘�煟蹋郑裕裕屉娖叫盘枺牐�然后由內部的ＩＯＢ（輸入輸出功能模塊）分配到６４個輸出引腳（３２路６２．５ＭＨｚ系統時鐘和３２路４ＭＨｚ同步時鐘），這６４路ＬＶＴＴＬ電平信號兩兩進入３２塊ＬＶＤＳ（兩路）驅動轉換芯片后，即可轉換為ＬＶＤＳ信號并通過差分雙絞線傳輸給前端電子學模塊的３２塊數字電路板。

２．１ ＦＰＧＡ的結構

單元型ＦＰＧＡ主要由三部分組成：可配置邏輯模塊ＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ），輸入、輸出模塊Ｉ／ＯＢ和可編程連線ＰＩ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔ）。對于不同規格的芯片，可分別包含８×８、２０×２０、４４×４４甚至９２×９２個ＣＬＢ陣列，同時配有６４、１６０、３５２、甚至４４８個Ｉ／ＯＢ以及為實現可編程連線所必需的其它部件。圖２所示是本設計中使用的ＸＣ２Ｓ３０芯片的內部結構。

２．２ Ｘｉｎｌｉｎｘ公司的ＳｐａｒｔａｎＩＩ系列ＦＰＧＡ

Ｘｉｎｌｉｎｘ公司目前生產的ＦＰＧＡ有兩類代表性產品�熞活愂牵兀茫矗埃埃埃常�Ｓｐａｒｔａｎ系列�熈硪活愂牵郑椋�-ｔｅｘ／ＳｐａｒｔａｎＩＩ系列。這兩類產品除具有ＦＰＧＡ的三種基本資源（可編程Ｉ／Ｏ、可編程邏輯功能模塊ＣＬＢ和可編程布線等）外�熯�具有片內ＲＡＭ資源。但兩種產品也有所不同。其中ＸＣ４０００Ｅ可以用于實現片內分布ＲＡＭ，同時專門為實現可編程片上系統開發的Ｖｉｒｔｅｘ系列，其片內分布ＲＡＭ和塊ＲＡＭ都可以實現，并可實現片上系統所要求的其他性能，如時鐘分配和多種電平接口等特性。ＳｐａｒｔａｎＩＩ系列與Ｖｉｒｔｅｘ系列產品相比，除了塊ＲＡＭ數量少于Ｖｉｒｔｅｘ系列產品外，其余有關性能（如典型門范圍、線寬、金屬層、芯內電壓、芯片輸入輸出引腳電壓、系統頻率和所含ＤＬＬ個數等）都基本相同，它的一個突出優點（也是本設計選用該系列芯片的主要原因）是：該系列產品是專門為取代掩膜門陣列的低價位ＦＰＧＡ，在達到門陣列數量時，其價格可與門陣列相比。因此，本文介紹的時鐘電路的設計選用ＳｐａｒｔａｎＩＩ系列ＦＰ-ＧＡ中的ＸＣ２Ｓ３０－５ＰＱ２０８芯片來實現。

     ３ 用ＦＰＧＡ實現時鐘分頻和分配

如圖２所示�煟樱穑幔颍簦幔睿桑上盗行酒瑑炔亢�有四個全數字延時鎖定環（ＤＬＬ），每一個ＤＬＬ可驅動兩個全局時鐘分布網絡。通過控制ＤＬＬ輸出時鐘的一個采樣�熆梢匝a償由于布線網絡帶來的時鐘延時，從而有效消除從外部輸