大約從２０世紀８０年代起，就有許多業內專家宣稱模擬電路已走進死胡同，而數字應用將在電子世界中大放異彩，包括用在通信上的集成電路（ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔｓ，ｉｃｓ）。在現實中，當然，現代化的通信系統同時需要將模擬及數字功能復雜地融合在一起。

　　不過有一個問題，比起它的數字同胞，在支持自動化能力這方面，模擬設計及驗證工具卻遠遠落后。其結果，模擬設計工程師的生產力遠不及數字搭檔來得強。

　　就以數字集成電路設計為例，現代最先進的設計環境提供了高階的自動化，即使是包含上億個晶體管的最復雜設計，也能在短短幾天內重新轉給新的代工廠、同一座代工廠但不同的制程、甚至全新的技術節點。

　　相對地，缺乏自動化支持的傳統式模擬設計環境，代表模擬電路的制作及修改幾乎全靠人工。這樣的結果，即使把相當簡單的模擬功能轉向新的代工廠、制程或技術節點，也要耗費６～１２個月的時間。換言之，雖然尖端的數字設計已經達到３２ｎｍ的技術節點，絕大多數的模擬設計仍深陷在１３０ｎｍ及２５０ｎｍ節點的泥沼之中，那算是５～１０年前的老舊技術了。

　　首先，本文先提出數字設計及驗證技術演進的概觀，并說明現代最先進數字設計環境在支持高階自動化上的生產力優勢。本文接著提出模擬設計及驗證技術演進的概觀，并且拿來跟數字的自動化能力做對比。

　　最后，本文討論了模擬工具必須予以強化以支持更高階自動化的方法；同時也闡述了現代化ｉｃ設計環境必須強化的方法，以具備足以支持真正的、統一的、全芯片混合信號設計、驗證、及實現的能力。

　　數字工具的演進

　　早期的數字ｉｃ設計，約２０世紀６０年代初期，電子電路皆以手工建立。電路圖（原理圖）都是用紙筆及印刷模板以手繪制。這些圖面顯示邏輯門與功能的各式符號，并且用來實現符號之間連線的設計。

　　執行“功能驗證”時，通常是一群工程師圍坐在桌子旁，通過原理圖兢兢業業地討論：“這部分我看應該沒問題！”同樣地，進行“時序驗證”時，典型的做法也是靠著紙和筆。最后，用來組成晶體管、電阻器及彼此之間互連的架構都是以人工繪制而成的。

　　毫無疑問，這種手工藝品方式的設計極為耗時，而且很容易出錯。這種情形必須要有解決之道，于是有些公司及大學就率先跳出來，采用各種不同的研究方向。就設計獲取（ｄｅｓｉｇｎ　ｃａｐｔｕｒｅ）而言，門級（ｇａｔｅ－ｌｅｖｅｌ）的“原理圖獲取”套件即在市場上開始出現，至于功能及時序驗證，在２０世紀６０～７０年代初期所看到的，則是先出現以“事件驅動邏輯仿真器”及“靜態時序分析器”為形式的專門程序。

　　以抽象的門級建立數字設計，就如同使用匯編語言撰寫軟件程序一般。就執行效率及所需的計算機內存數量而言，匯編語言的程序或許是不錯的實施，但它需要很長時間的獲取及確認，而且不容易轉到另一臺計算機上。同樣，門級的表示方式也需要很長的時間獲取及確認，轉移到新的代工廠或制程／技術節點也相當困難。

　　至于軟件方面，開發者的解決方案則以程序語言（如ｃ語言）的形式，提升至另一個更高層次的抽象概念。然后，這些高級表達式可以編譯成計算機所需的機器級指令。這些高級表達式的優點是，可容許軟件開發者迅速而精準地捕捉到程序的含義，確認其功能。同時，以ｃ語言撰寫的程序可以很容易地轉移到其他的計算機平臺。

　　同樣，對于數字邏輯而言，設計工程師也開始提升至更高階的抽象概念，稱之為“寄存器傳輸層”（ｒｅｇｉｓｔｅｒ　ｔｒａｎｓｆｅｒ　ｌｅｖｅｌ，ｒｔｌ）。在２０世紀８０～９０年代初期登場的“邏輯綜合”（ｌｏｇｉｃ　ｓｙｎｔｈｅｓｉｓ）則用來將ｒｔｌ表示式編譯成對應的門級網表（ｎｅｔｌｉｓｔ）。這項“前端”綜合技術另以“后端”的自動布局布線（ｐｌａｃｅ－ａｎｄ－ｒｏｕｔｅ）引擎補其不足之處，后者可從門級網表，執行設計的物理實現。

　　循著ｃ語言程序在編譯后能用在不同計算機上的足跡，ｒｔｌ與邏輯綜合的組合讓數字設計能更輕易地移植到新的代工廠或制程／技術節點。

　　模擬工具的演進

　　實際上，模擬電路的計算機輔助設計與驗證工具，在早期是優于數字電路的。模擬電子系統設計在剛起步的時候，電子電路完全靠人工繪制。晶體管層的電路圖完全用紙筆及印刷模板以手工繪制，再搭配基本的“紙筆”分析及驗證。

　　在設計由離散（獨立封裝）的元器件例如晶體管、電阻器、電容器及電感組成時，通常是建立設計的實體原型，將它放上測試平臺（ｔｅｓｔ　ｂｅｎｃｈ），測量實際的數值，以判定性能優異，然后參考元器件所得的數值，新增或移除所需的元器件，以達到期望的效果。

　　很顯然，這種方法在開始建立第一片模擬ｉｃ時并不可行，因為ｉｃ設計的工程變更代價非常昂貴。在２０世紀６０～７０年代初期