Derek Zhang/IDT產品銷售經理

                                    Sean Fan /IDT產品銷售總監

    時鐘同步和時鐘分配的設計在電信產品設計中一向居于核心地位。時鐘設計的優劣，往往關系到產品的能否正常開通業務、能否保持極低的誤碼率等，也關系到產品本身所體現的設計水準和產品的市場競爭力。

    中國市場對電信設備需求日益增強。中國企業目前面臨的機遇是不僅是推動寬帶網絡、蜂窩系統、NGN、SDH等電信基礎設施技術的飛躍發展，同時也在全球通信技術設施建設和備件市場扮演更重要角色。為了能夠成功地進入這些目標市場，許多國內公司需要參考設計、工具包和全面解決方案等各種技術和設備的大力支持，以利于迅速把產品推向市場，占領先機。另一方面，電信廠商之間面臨日益激烈的競爭。這些廠商在新產品研發的初始階段，就會對整個系統的構造、成本等實施嚴格的控制，試圖使自己的產品保持對對手的先天優勢。

    IDT公司的WANPLL廣域網鎖相環時鐘芯片、Super JET收發器、線路接口芯片、TSI交換芯片等具有非常優秀的性能。 IDT在中國的設計中心研發的系統應用設計、 IDT嵌入軟件和參考設計，正在有效地幫助中國電信廠商快速開發系統。

    WANPLL時鐘芯片

    時鐘同步和時鐘分配的設計在電信產品設計中一向居于核心地位。時鐘設計的優劣，往往關系到產品的能否正常開通業務、能否保持極低的誤碼率等，也關系到產品本身所體現的設計水準和產品的市場競爭力。

    在電信產品中，不同類別的產品所需要的時鐘種類很多。下面列舉一些典型應用的時鐘。

    表1.典型應用的時鐘

    設計產生上述時鐘源的時鐘板卡時，設計工程師往往要動用大量的元件，包括FPGA，AD/DA轉換，模擬鎖相環，鑒相器，VCXO/OCXO等。并且每一種具體應用電路都單獨設計，直接增加管理多個時鐘板卡的開銷。下面就是一個系統時鐘板卡的例子。

    圖1. 傳統時鐘板卡電路

    在圖1.所示的電路中，主時鐘從OCXO輸出，其他每個相關時鐘都由一個單獨的鎖相環路，經過VCXO輸出。從這個典型方案我們可以看到，傳統時鐘板設計非常復雜，涉及模擬和高頻布線問題，輸出指標對電源干擾和噪聲敏感問題，輸出抖動指標不好等問題。生產過程中PCB面積大，元器件多，采購維護困難，成本居高不下等等，有諸多不利因素阻礙設計和應用。

    IDT公司最新推出的WANPLL時鐘芯片系列能很好地解決了時鐘設計的這些問題。這個系列的時鐘芯片支持鎖定，自由振蕩，保持等功能，最高支持達2級鐘。該系列時鐘芯片涵蓋了表1所列出的所有時鐘頻率。用同一芯片可以輕易完成上述SONET/SDH、3G/CDMA2000、GSM、PDH、BITS等應用的要求。

    以圖1的方案所實現的功能作為對照，使用IDT的WANPLL時鐘芯片實現的電路方案如圖2.

    圖2.用IDT的WANPLL芯片實現的時鐘板卡電路

    可以看出這個方案非常簡潔，輸出時鐘頻率等完全可通過軟件設置，能適應大多數通信產品的應用。

    IDT的WANPLL芯片為確保時鐘安全，支持Master/Slave主從模式，提供專用信號線，從而很方便地設計主/從結構時鐘源。圖3.演示一個主從結構的時鐘。

    圖3. 主從結構的時鐘

    這個例子演示IDT的WANPLL系列時鐘芯片能輕易構造通信系統的絕大多數時鐘應用。其范圍從四級鐘、三級鐘直到二級鐘，特別適用于構造3G的NodeB、RNC，SONET/SDH 的622、2.5G，媒體網關，GSM應用等。

    Super JET收發器、ULIU線路接口芯片

    IDT J1/E1/T1 Transceivers芯片