剛 賈 鑫

     來源：《電子技術應用》

     摘要：應用epp模式的并口通訊實現了一種可同時輸出數字和模擬信號的雙路可編程信號源；使用一片cpld實現所有的接口邏輯和控制邏輯，并給出了相應的pcb布線技巧。可廣播應用于各種dsp系統的調試。

     關鍵詞：epp

     數字信號處理（dsp） 信號源 可編程 虛擬儀器

     大多數dsp應用系統都包括一個前端的模/數轉換電路（adc）。在測試高速數字信號處理（dsp）系統時，通常是做一個專用的模擬信號源（如雷達中頻模擬信號源等），加上一個為實際應用特制的模/數轉換電路（adc），以獲取與實際應用相當的專用信號數據來調試該dsp系統。通常，模擬信號源、adc及dsp系統是由不同的開發人員設計制作的。為了調試dsp系統，需要各方人員協作，調試任務相當繁雜。且不同的dsp系統調試需要不同的信號源和adc，也是系統研發階段的難點。

     在多種調試dsp系統之后，設計并制作了一種高速雙路可編程信號源。它的輸出具有數字和模擬兩種形式；信號的內容、輸出速率、數據托度等都可以通過pc機并口來進行設置和控制；數據輸出速率可高達75m字/s，相應的模擬輸出信號最大頻率為37.5mhz，數據重復長度最大為128k字；可廣泛應用于各類dsp系統的調試。由于該信號源運用計算機產生所需的數據和控制信息，因此它也屬于通常所稱的虛擬儀器范疇。其應用形式有兩種：①利用輸出的模擬信號替代專用的模擬信號源；②利用直接輸出的數字信號替代模擬信號源和adc。兩種應用分別如圖1和圖2所示。

     1 可編程信號源電路原理

     該信號源的基本設計思路是，由計算機編程產生所需的兩路信號數據（包括加噪數據）。通過計算機并口（epp模式）將數據分別傳到信號源的兩個高速數據緩沖區（兩個128k×8的sram），在信號源的內部時鐘推動下將數據高速輸出；同時將相應數據經過兩路高速數/模轉換器（dac）電路轉換成模擬信號同步輸出。其中數據輸出的長度以及輸出速率是可以設置的。

     信號源的所有邏輯及時序功能由一片cpld（mach4-128/64）完成，包括epp模式并口的接口控制、數據存儲器的地址及讀寫信號產生、數據緩沖隔離控制、dac控制、內部時鐘控制、數據時鐘同步的產生。整個電路的原理結構如圖3所示。

     1.1 epp模式并口邏輯設計

     epp模式的并口i/o空間除了標準接口（spp）用到的3個端口以外，還增設了兩個雙向的8位端口，即地址端口和數據端口，它們分別占用基地址（通常為378h）的偏移量3和4處。正是這兩個新增的雙向端口使得并口epp模式被廣泛開發應用。這兩個端口從時序上是一樣的，由各自的選通脈沖信號來區分。在本信號源設計中，采用地址端口鎖存數據作為控制命令，數據端口用于傳送數據，包括數據內容、長度和輸出數率選擇。在epp并口通訊協議中，地址寫周期時序如圖4所示。

     為正確完成一個epp地址或數字的讀寫周期，需要正確產生一個等待信號（waite#）。在epp協議時序圖上，它比地址選通信號要推遲一些（如圖4）。如何產生這個等待信號是經常困惑設計人員的問題。通過仔細研究協議規則，發現一個正常的讀寫周期是由等待信號來推動的。比如當計算機向地址端口寫數據時，計算機的epp接口邏輯首先使寫信號有效，然后監視等待信號，如果為低，才施加選通信號（addrstrobe#），之后繼續監視等待信號，如果等待信號為高表明終端設備已取得數據，從而撤消選通信號并結束寫周期。數據周期與地址周期類似。了解這一點之后，在讀寫數據或地址端口時，等待信號可以直接用選通信號取反來產生，只要速度上能保證在選通信號結束時可以正確讀出或者保存數據；由于存在地址和數據兩個選通信號（addr

     strobe#和data strobe#），用它們的與非來產生該等待信號即可。

     1.2 地址產生

     本信號源的地址產生邏輯實際上是一個同步加計數器，用以產生順序加1的地址，只是它的同步時鐘有兩個來源