為保證數字集成電路信號的正確傳輸，SN74LV14APWR必須滿足UOH≥U．H和UOL≤UIL。但在邏輯信號傳送過程中，不可避免地會受到各種干擾，信號傳送過程中的主要干擾如表4.2.2所列。
    表4.2.2信號傳送過程中的主要干擾

         
    邏輯信號在傳送過程中會受各種干擾而發生畸變，為保證信號的正碲傳輸，除了盡量減少各種干擾因素以外，器件本身的噪聲容限指標（抗干擾能力）也是十分重要的。
    將表4.2.1中74LS系列的四電壓參數表示在圖4.2.31中，可以看到，當電路輸出為邏輯“0”（低電平）時，輸出電壓最高為o．4 V。將此信號傳送到另一個電路的輸入端時，只要不超過0.8 V，輸入端就能正確地接收。也就是說，允許信號在傳送過程中受至咔干擾而產生的變化為0.4 V，這一變化范圍稱為低電平噪聲容限，記為同理，從圖中可以看出，高電平的噪聲容限UH為0.7 V。
    圖4.2. 31噪聲容限示意圖

          
    噪聲容限是用來說明數字集成電路抗干擾能力大小的參數。噪聲容限大，說明抗干擾能力強；噪聲容限小，說明抗干擾能力弱。根據表4.2.1中的四電壓參數可以得到各系列器件的噪聲容限。從表中數據可以看到CMOS系列器件的噪聲容限比TTL系列器件的要大得多，在干擾比較強的環境中應當選用CMOS系列器件以提高系統的穩定性。由于CMOS系列器件的工作電壓可以達到15—18 V，因此使用高工作電壓，電路的噪聲容限也會提高。