來源：微計算機信息 作者：黃麗薇 喻強 王靜

    摘 要： 可編程邏輯器件cpld體積小功能強大, verilog hdl語言簡練,設計思想、電路結構和邏輯關系清晰,本文著重介紹使用verilog設計cpld實現雙屏顯示液晶控制器的功能。

    關鍵詞： verilog cpld 液晶控制器

    1.引言

    隨著集成電路技術的發展, 在現代電子設計中，可編程邏輯器件的運用越來越多,原因在于其規模大,體積小,功能強,價格便宜。cpld可擦寫上萬次,使得硬件設計像軟件設計一樣靈活方便。verilog hdl語言作為硬件描述語言有其獨特的優勢：在門級描述的底層，描述的設計思想、電路結構和邏輯關系清晰明了，設計語言簡練、易學易用，模塊化分層結構在大規模設計時具有優勢。如果使用verilog把控制功能集成在一片cpld芯片里,整個電路將會變得更簡潔、實用。

    2.液晶控制器原理

    液晶控制器用于單片機和液晶屏的接口，一方面不斷地把顯存的數據刷新到液晶屏上，另一方面控制單片機對顯存數據的更新。

    雙屏結構液晶控制器內部主要的計數器,分別是4bit時鐘同步字符計數器、行計數器和幀計數器,它們在系統時鐘fclk的控制下同時計數,主要是用來產生行同步信號lp 和幀同步信號fp ,分別用來控制液晶屏換行和換頁。液晶屏就是在這三個信號的控制下反復地把顯存里的數據刷新到屏幕上。

    本設計采用altera 公司生產的epm7128scpld芯片來實現lcd 控制器以及它的外圍邏輯時序的全部功能，使用的液晶屏為640×480雙屏顯示結構，即上半屏和下半屏同時顯示，ram為一片srm20512lltm78(62512)。

     液晶屏刷新速度的計算公式為ffrp = fclk/ ( hn×nx )。

     其中，ffrp為液晶屏顯示幀掃描頻率,一般要大于70 hz ，hn為一行顯示的4bit同步字符數640/4=160，nx為一屏幀掃描的行數480/2=240，fclk為系統的工作時鐘頻率，采用晶振提供頻率11.05926mhz，將其四分頻得到2.764815mhz即可作為系統時鐘fclk。

     系統構成如下圖所示：

    3.實現過程

    1） 液晶刷新時序產生

    此部分主要產生行同步和幀同步信號，完成行和幀同步。

    由于雙屏結構液晶屏以4bit為單位上下同時顯示，可以在cpld內定義兩個寄存器，行含4bit字符寄存器scp_reg，值為640/4=160, 幀含行寄存器lp_reg，值為480/2=240。字符時鐘同步計數器scp_count為4bit字符的計數器，在系統時鐘scp_clk作用下計數加一，與行含字符寄存器內容比較，若等，表示一行結束，開始下一行，scp_count清零，行計數器lp_count加一，lp_flag置一，產生行同步信號lp。行計數器lp_count與幀含行寄存器內容比較，若等，表示一幀結束，開始下一幀，scp_count， lp_count 清零，fp_flag置一，產生幀同步信號fp。實現的程序如下：

    always@(posedge scp_clk)

     begin

     scp_count=scp_count+1;

    if(scp_count==scp_reg)

    begin

     lp_count=lp_count+1;

    lp_flag=1;

    scp_count=0;

    if(lp_count==lp_reg)

     begin

     fp_flag=1;