msm9803-306gs-kr2信號才跨越邏輯閾值轉變為高電平,使系統脫離復位狀態而進入正常工作狀態。設計了復位電路的時序電路則不必考慮自啟動問題。需要說明的是,上述步驟是設計同步實際設計中并不是每一步都要執行,可根據具體情況這通過6.3.2節的設計實例可以看出。

電路設計例6,3,1 用d觸發器設計一個8421 bcd碼同步十進制加計數器。

解:計數器實際上是對時鐘脈沖進行計數,每來一個時鐘脈沖,計數器狀態改變一次。8421 bcd碼十進制加計數器在每個時鐘脈沖作用下,觸發器輸出編碼值加1,編碼順序與8421 bcd碼一致,每十個時鐘脈沖完成一個計數周期。由于電路的狀態數、狀態轉換關系及狀態編碼等都是明確的,因此設計過程較簡單,沒有必要拘泥于6,3.1節所述的設計步驟。

列出狀態表十進制計數器共有10個狀態,需要4個d觸發器構成,其狀態表如表6,3.1所示。

表6.3.1 8421 bcd碼同步十進制加計數器的狀態表

確按表6方程組可畫出各,觸發器激勵信號的卡諾圖,如圖6.3.3所示。

4個觸發器可組合16個狀態(0000~1111),其中有6個狀態(1010~1111)在8421 bcd碼十進制計數器中是無效狀態,在圖6.3.3所示的卡諾圖中以無關項×表示。于是,得到激勵方程組(在本例中同時得到狀態方程組)

同步時序邏輯電路的設計,計數脈沖次態(激勵信號)

0l(d3) qil(d2) 0l+1(d1) 0+1(io)的順序cp現態

置0端為低電平有效,如果系統沒有復位信號,電路的reser輸人端應保持為高電平計數器才能正常工作。

檢查自啟動能力的方法是:將該電路的6個無效狀態:1010、1011,1100、1101、1110和1111分別作為現態,代人電路的狀態方程組而求其次態。如果還沒有進入有效狀態,再以新的狀態作為現態求次態,以此類推,看最終能否進人有效狀態。結果證明,這6個狀態在一、兩個時鐘周期后全部都能進人有效循環狀態,電路具有自啟動能力。于是,可畫出完全狀態圖,如圖6.3.5所示。

圖6.3.5 圖6.3.4電路的完全狀態圖,如果要求電路必須從0000開始計數,則可將前述復位電路連接在reser輸人端。在開始計數前使resfr產生低電平脈沖,強制4個觸發器進入0000的初始狀態,待reser=1后再開始計數。

例6.3.2 試設計一序列編碼檢測器,當檢測到輸人信號出現110序列編碼(按自左至右的順序)時,電路輸出為1,否則輸出為0。

解:(1)由給定的邏輯功能建立原始狀態圖和原始狀態表從給定的邏輯功能可知,電路有一個輸人信號a和一個輸出信號y,電路功能是對輸人信號a的編碼序列進行檢測,一旦檢測到信號處出現連續編碼為110序列時,輸出為1,檢測到其他編碼序列,則

輸出均為0。

設電路的初始狀態為o,如圖6.3.6中大箭頭所指。在此狀態下,電路輸出y=0,這時可能的輸人有a=0和a=1兩1/0種情況。當cp脈沖相應邊沿到來時,若 圖6.3.6 例6.3.2的原始狀態圖,同步時序邏輯電路的設計.

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