符合AECQ10x的條件:是
符合汽車標準的PPAP:1N4148WQ
配置:單個
極性:陽極、陰極
額定功率(mW):400
ESD二極管(是/否):否
峰值重復反向電壓VRRM(V):100
反向恢復時間trr(ns):4
最大平均整流器電流IO(mA):150
最大峰值正向浪涌電流IFSM(A):2
中頻正向壓降VF(mA):1
最大反向電流IR(μA):1
VR時的最大反向電流IR(V):75
IR=100μA時的V(BR)R(V)Min:100@1μA
總電容CT(pF):2
IF=1.0mA時的VF(V)最大值:0.715
IF=10mA時的VF(V)最大值:0.855
如果=100mA時,VF(V)最大值:不適用
VR=5V時IR(nA)最大值:不適用
VR=30V時IR(uA)最大值:不適用
VR=80V時IR(uA)最大值:不適用
VR=0V、f=1MHz時CT(pF)最大值:2
在IF=IR=10 mA,IR=0.1xIR,RL=100時,Tr(ns)最大值Ω:4.
DF06S-T
DF08S-T
DF10M
DF10S-T
DF1501S-T
DF1504S-T
DF1506S
DF1510S-T
DFLR1200-7
DFLR1400-7
DFLR1600-7
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AD8332ARUZ-R7
AD8607ARMZ-REEL
AD9236BRUZ-80
AD9851BRSZRL
ADA4891-1ARJZ-R7
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ADE7758ARWZRL
ADF4118BRUZ-RL
ADG3308BCPZ-REEL7
ADG712BRZ-REEL7
ADG723BRMZ-REEL7
ADG849YKSZ-REEL7
ADM2483BRWZ-REEL
ADM2582EBRWZ-REEL7
ADM2582EBRWZ-REEL7
DESD5V2S2UT-7
DF005S-T
DF01M
DF01S
DF01S-T
DF02S-T
DF04M
DF04S-T
DF06M
ADM2587EBRWZ
ADM2587EBRWZ-REEL7
ADM2687EBRIZ-RL7
ADM3053BRWZ-REEL7
ADM3202ARNZ-REEL
ADM3251EARWZ-REEL
ADN8830ACPZ
ADP150AUJZ-3.3
MK60DN512ZVLQ10
MLX90333KDC-BCT
MM32F003TW
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AMS1117-3.3
AMS1117-5.0
AMS1117CD-3.3
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AP9435GM
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AQS225R2S
AR8035-AL1A-R
ASM1061
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AT25128B-SSHL-T
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AT93C46DN-SH-T
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ATMEGA168PA-MU
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BQ32002DR
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CAT823RTDI
CBM2092
CC1100RTKR
ATMEGA328P-AU
ATMEGA48PA-AU
ATMEGA88PA-MU
ATMEGA8A-AU
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AU5790D
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AU6850B
AX88179QF
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BAS21
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BAV99
BAV99W
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BC847B
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CC1101RTKR
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CC2500RTKR
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CC2541F256RHAR
CC2541F256RHAR
CC2591RGVR
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DDTC143TCA-7-F
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CD4017BM96
CD4060BM96
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IRS2103STRPBF
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CMX867AE2
CN5612
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CS4361-CZZR
CS4398-CZZR
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ON、 INTERSIL 、 VISHAY/IR 、 LTC 、 TYCO/ AMP 、 E2V 等等 (各品牌均有強勢渠道支持,均來自原廠和代理的優勢分銷渠道)
品質承諾:所有提供產品均為原廠生產。
特色優勢:高端物料、軍品級(宇航級)物料、停產料、緊缺料。
這種方法對同步應用很有意義,因為它不必修改 IP 本身的時鐘架構,就能為所有 IP(首先是以太網)提供自然的升級路徑。
精度同時通過兩類方法實現,因為精度取決于:
- 收發器內置的硬編碼模擬相位檢測器以及
- 用戶控制的模擬相位內插器。用戶可以用皮秒范圍的增量輕松實現時鐘相位的步進或步退。
緩沖器旁路允許在 RX 和 TX 方向繞過 FIFO,通過建立精密的時鐘方案,可處理跨時鐘域的數據,且避免時序誤差[7]、[8][i]。毋庸贅述,緩沖器旁路的時延最小。雖然這種“副作用”可能對同步應用無關,但這對高頻交易 (HFT) 等其他行業領域而言則是關鍵。
緩沖器旁路能通過將收發器時延設定成固定值來解決問題,而另一類值得重視的方法是將重點放在時延測量本身。如果任何給定時間點的時延已知,則可以方便地重新用于以數學方式校正鐘表時間 (TOD) 值。
雖然很多平臺都能正確地實現 PTP 協議,但 Versal 平臺便于您在工作中運用自己的專業知識和思路,打贏這場準確性之戰。這是一款助力您將創意變為現實的標準產品。
從納秒級的典型架構時鐘,到 Versal 內硬編碼的模擬相位內插器提供的皮秒級時鐘,Versal ACAP 在收發器時延控制和時延測量方面,堪稱變革者。
單芯片系統
在之前的部分中,我們已經了解到 Versal 為何在準確性和精度上表現優異,以及開發同步應用時的關鍵因素。
我希望讀者現在把重點放在“同步應用”的含義上:任何運用這項功能在網絡節點間傳遞 TOD 的應用都屬于這個類別。毋庸贅述,這嚴重取決于具體用戶。一般情況下,這需要配備帶有專有軟件、計算邏輯和各種接口的處理器。大多數情況下,它甚至還需要高速 ADC 或 DAC 以及/或者 DSP 引擎。
Versal 是一種自適應計算應用平臺 (ACAP),前文提及的所有構建塊都在單芯片上集成在同一封裝內。
雖然這看似值得關注,但其準確性如何?失準的典型原因是啟動之間的時延變化,這是分頻器在重置后的隨機相位造成的。
Versal 能夠在啟動時測量或設置時延。這個初始校準階段有助于確保已去除收發器中的所有失準源。
正如我們之前提到的,運行中發生的時延改變對 RX 和 TX 是對稱的,可通過 PTP 機制本身予以補償。我認為對這個最后的論述有必要詳細闡述。如果 PTP 能夠補償這種類型的時延改變,那么隨時間推移時延測量的優勢是什么?
很多情況下,時延的改變在 RX 和 TX 之間并不對稱。讀者可以考慮固有的非對稱協議的情況,例如 PON[9]。
在其他情況下,RX 路徑和 TX 路徑可以在不同物理器件上:在測試設備上是典型情況。不同的器件可能有不同溫度,不同工藝和不同電源。所有這些原因綜合起來,將導致 RX 和 TX 之間的時延會隨時間的推移而演進發展,從而導致失準。
上面的示例,只是用來支持 RX 和 TX 之間的時延并非總是一起變化的觀點。
系統架構師和設計師將能夠運用自己的專業知識,在單顆器件上實現自己的應用。這是落實您的構想的最便捷、最快速的途徑。
這只是關于Versal ACAP 的一個不同視角:在單芯片上運行并準確同步完整應用。
本文從兩個角度介紹了同一個具有革命性意義的 Versal 平臺:一個角度從宏觀上了解了運行著配有線接口和無線接口的定制可編程引擎的完整應用。
另一個角度在微觀上揭示出每種接口如何為極準確的時間傳播提供支持。
處于 Versal 平臺的核心的,是構建您自己的應用所需的可編程邏輯。
在單顆器件上準確同步完整應用。