在MOS器件及IC中，AD73311AR柵極下面存在一薄層Si0。，即通稱的柵氧（化層）。柵氧的漏電與柵氧質量關系極大，漏電增加到一定程度即可構成擊穿，導致器件失效。

   當前由于VLSI技術的進步，一方面器件尺寸在不斷縮小，要求柵氧厚度不斷減薄，但電源電壓并不能隨之按比例減小，柵介質所承受的電場強度在不斷增加。例如，原來4k位DRAM，柵氧厚度40nm，電源電壓為5V，柵氧場強為1.25MV／cm。1M位.

  物理（磨損）模型

   陷阱產生的物理模型，在高電場作用下，原子間鍵如Si-Si鍵或Si-O鍵斷裂，在氧化層內部或界面處產生陷阱，其荷電狀態可從外部電場作用下以隧穿的充放電方式而變化，從而帶正電、負電甚至呈中性。荷電狀態的變化并不消除陷阱，這與前述陷阱由空穴或電子表征不同。除Si-0斷鍵外，氧化層內雜質原子（特別是氫、氮、氬、碳、氯、氟等）也可產生不同能量的陷阱。依據這些陷阱所在的位置，而分別叫做氧化層陷阱、界面陷阱等。

   氧化層在施加高電場應力后，其I-V特性中發生隧穿前的電流比施加高場應力前增加，在電壓脈沖移去后，其瞬態電流正比于氧化層中產生的陷阱數，反比于時間￡，而且陷阱的產生是均勻隨機分布的。如電子注入的界面處粗糙不平，可能伴隨較高的陷阱產生速率，從而導致較短的擊穿時間。利用隧穿波陣分析，可確定陷阱產生與電壓、應力流、極性及時間的關系。實測表明：體陷阱產生數與應力流的1／3次方程正比，界面態的產生數與應力流的1／2次方成正比，而與電壓極性及襯底類型無關。陷阱的產生與極性無關，表明熱載流子或碰撞電離不涉及薄氧化層中陷阱的產生。方次的不同說明界面態的陷阱是二雛的，而體陷阱本質上是三維的。當體（界面）陷阱密度在l019／cm3(1012 /Cl'l'12．eV)范圍時，氧化物就引發擊穿。