對于65nm節點之前的器件來說,通常只采用一道拉應力氮化硅作為刻蝕阻擋層,可以提升(100)晶面硅襯底上<100)晶向的NMOS的電子遷移率,且對PM(B沒有負面作用。

   當半導體工藝發展到45nm節點以下時,如何加大PMOS的載流子速度逐漸被提上日程, KDZTR6.2B在這種情況下,業界先驅者開發出雙極應力刻蝕阻擋層[29~3凵,通過采用壓應力氮化硅來提升(100)晶面硅襯底上<110)晶向的PMOS器件的空穴遷移率。這里簡單介紹一下制造 雙極應力刻蝕阻擋層的I藝流程。

   (1)包括自對準硅化物形成在內的前續工藝;

   (2)金屬前通孔拉應力刻蝕阻擋層(氮化硅)沉積;

   (3)去除PMOS器件區域的拉應力氮化硅;

   (4)金屬前通孔壓應力刻蝕阻擋層(氮化硅)沉積;

   (5)去除NMOS器件區域的壓應力氮化硅;

   (6)金屬前絕緣層沉積及后續工序。

   為覆蓋有雙極應力刻蝕阻擋層的補償式金屬氧化物半導體場效應晶體管器件。如文獻E29]所述,通過采用雙極應力刻蝕阻擋層,NMOS和PMOS器件的驅動電流都可以得到大幅提升,提升幅度與薄膜厚度和應力大小的乘積成正向相關,甚至可以高達。

   在等離子體增強化學氣相沉積工藝中,硅烷和氨氣可以分別提供硅原子和氮原子,形成氮化硅薄膜,這種薄膜的組分除了含有硅和氮之外,還不可避免地被摻人一些氫離子。初期人們只是通過氣體流量和反應電壓來調節氫含量和應力類型及其大小,而當半導體I藝對于氮化硅薄膜的應力要求越來越高時,紫外光照射工藝被引進,可以打斷氮化硅中原有的硅氫鍵和氮氫鍵,形成更強的硅氮鍵。在紫外光照射工藝的激發下,氮化硅的拉應力最高以達到1.8GPa左右。但紫外光照射工藝也會帶來風險,這種沉積后處理工藝會使氮化硅薄膜體積產生收縮,如果薄膜所覆蓋的器件或溝槽有較大的凸起,則容易在該處形成裂縫。一旦薄膜出現裂縫,應力松弛效應將會占據主導地位,應力作用將無法轉移到半導體器件溝道。為避免裂縫的出現,通常會采用“沉積-紫外光照射”多次循環的制造工藝,來減小

風險。而如果要形成壓應力性質的氮化硅薄膜,通常會采用雙頻射頻電源的等離子增強氣相沉積技術[37]。高頻射頻電源通常用來解離反應氣體,形成反應粒子源,而低頻電源由于可以使得帶電基團有更大的自由程,通常可以產生更好的轟擊效應,從而使得薄膜更為致密,并形成較大的壓應力。