晶邊刻蝕是指采用千法刻蝕去除晶圓邊緣處所不需要的薄膜,它首先出現于2007年初,LAM公司出產的2300C()RONUS是關鍵的晶邊刻蝕機之一。HCNR201-000E由于在65nm及以下I藝節點,晶圓的邊緣在半導體制造中成為良率限制的主要來源之一,從而引起了廣泛地關注。從晶圓邊緣轉移的各種缺陷,成為良率的主要殺手。在器件制造過程中,薄膜沉積、光刻、刻蝕和化學機械拋光之間復雜的相互作用,在晶圓的邊緣造成了不穩定的薄膜堆積,在后續的I藝步驟中,這些薄膜的部分或者全部可能產生缺陷,而這些缺陷會被轉移到晶圓的器件區域。因此,在器件制造過程中,有效地去除這些在晶圓邊緣處堆積起來的薄膜,可以減少缺陷,得到更高的器件良率。除了從晶圓邊緣剝離掉薄膜,金屬沾污也需要晶邊刻蝕,這時為了避免在生產線上的金屬沾污,并且只能采用干法刻蝕,因為濕法是不可控的,特別是對新型的高慮材料。

  在晶邊刻蝕中,遮擋盤用來實現除去晶邊邊部分(最大到1mm寬)。警上升。除了先進的設備控制(AEC),以wafer_to-wafer和loH⒍l°t控制為特征的先進刻蝕工藝控制(APC),也是滿足更為苛刻的I藝要求所必不可少的手段。AEC和APd32Jr在半導體制造業中討論了十多年,設備數據的利用已經成熟到能夠獲得預期的利益。在21世紀初期,IBM公司為APC項目投資2百萬美元,量產時間改進了50%,計劃外的停機時間減少了~9ll%,從而節省了2千萬美元。Motorola公司在其主動CD控制(ACDC)項日中,通過調節lot t∝lot的曝光劑量,也獲得了增加收人2百萬美元/周/千片晶圓的結果。然而,過去的十年間,在IC制造業中,無論是前饋控制模式,還是反饋控制模式,APC仍然被限制在wafer-10-wafer控制階段,除了刻蝕固有的復雜過程外,其部分原因是由于無干擾的可靠監測方法發展過于緩慢。

   顯示的是基于不定形碳掩膜多晶硅柵刻蝕的前饋控制示意圖。由于最終柵CD是一個決定CMOS器件特性的關鍵參數,它的控制激發r21世紀初期APC的應用。在過去的十年中,APC在刻蝕領域在無干擾監測OCD的輔助下,已經擴展到淺槽隔離刻蝕、側墻刻蝕和接觸孔刻蝕。控制的日標包括CD、側墻角度和深度。幾乎所有的APC應用為了實用,都依賴于單輸人單輸出模式。后道工藝控制至少在65nmェ藝節點還沒有開始,前饋控制的目的是克服輸人的ADI CD變化或者任何其他的可探測的輸人晶圓的不確定性。如圖8.58所示,簡單的線性關系可以通過以ADI CD變化和工藝時間為因素標準試驗設計的方法,在任何前四步中得到驗證。這種線性關系可以作為控制算法嵌人到刻蝕機中,刻蝕機可以根據傳來的ADI CD自動地優化刻蝕時間,ADI CD可以由獨立的或者一體化的監測機臺來提供。l'AM公司的導體刻蝕機從其⒏arT系列就已經具備了這樣的功

能。除了從ADI CD來的不確定性外,襯底變化的影響,像淺槽高度、AA寬度,也是不容忽視的。襯底的不確定性引起了主刻蝕時間和過刻蝕步驟中刻蝕速率的變化,前者關系到終點曲線探測周期的變化,后者與多晶/氧化物界面的氧化有關。遮擋盤比晶圓本身小幾個毫米,可以保護晶圓的絕大部分不被刻蝕。圖8.57(b)顯示的是可能的缺陷源,在晶圓邊緣較低的等離子密度容易引起聚合物在晶邊的頂部和底部表面積累,這種聚合物常常由碳、氧、氮、氟組成。而且,來自不同的刻蝕I藝的多層聚合物能夠形成強而黏的有機鍵,這些鍵在后續的工藝步驟中將變弱。因此,從理論上講,所形成的這些聚合物層在后面的處理過程中將會剝離或脫落,ILD殘余物主要來自不良的光刻去邊(EBR),通常在晶圓邊緣的頂部,ILD沉積和刻蝕生成的聚合物可以在標準的刻蝕工藝中除去。然而,二者在晶邊底部時就不能被除去,形成可能的脫落源,導致缺陷生成。從晶圓的邊緣起,晶邊刻蝕最大的距離是0,9mm,這在光刻去邊的限制范圍內。通常在晶邊刻蝕中,C02被用作聚合物去除,NF3被用作介質去除。前者是被設計用來避免可能的低慮損傷,在晶邊刻蝕中一個要考慮的問題是處于后端I藝的晶圓可能會遭遇電弧放電,這個問題可以通過在晶邊刻蝕中優化壓力、功率和化學氣體,在晶圓上得到較低的RF電斥而被消除。