HLMP-0800組合邏輯電路的輸出狀態只決定同一時刻的輸入狀態，它可由邏輯門電路以及可編程器件(PLD)等組成。

分析組合邏輯電路的目的是確定已知電路的邏輯功能，其步驟大致是：寫出各輸出端的邏輯表達式 → 化簡和變換邏輯表達式→列出真值表→確定功能．

設計組合邏輯電路的目的是根據提出的實際問題,設計出邏輯電路。設計步驟大致是:明確邏輯功能→列出真值表→寫出邏輯表達式-→邏輯化簡和變換→畫出邏輯圖。

典型的中規模組合邏輯器件包括編碼器、譯碼器、數據選擇器、數值比較器、加法器和算術邏輯運算單元等。這些組合邏輯器件除了具有其基本功能外,通常還具有輸入使能、輸出使能、輸入擴展、輸出擴展功能,使其功能更加靈活,便于構成較復雜的邏輯系統。

應用組合邏輯器件進行組合邏輯電路設計時,所應用的原理和步驟與用門電路時基本一致,但也有其特殊之處。

對邏輯表達式的變換與化簡應盡可能與組合邏輯器件的形式一致,而不是盡量簡化。

設計時應考慮充分利用器件本身的功能。同種類型的器件有不同的型號,在滿足設計要求的前提下,盡量選用簡單的器件,器件數也盡可能少。

如果只需一個組合器件就可以滿足要求,則需要對有關使能、擴展或者多余輸入端等作適當的處理。如果一個組合器件不能滿足設計要求,則需要對組合器件進行擴展,直接將若干個器件組合或者由適當的邏輯門將若干個器仵組合起來。

可編程邏輯器件(PLD)由用戶定義和設置邏輯功能,可以實現各種組合邏輯電路。其特點是結構靈活、集成度高、速度快和可靠性高等。

用verilog對組合邏輯電路建模時有三種不同的描述風格,即門級建模、數據流建模和行為級建模。

組合邏輯電路的分析

4.1.1 寫出如圖題4.1.1所示電路對應的真值表。

組合邏輯電路及輸人波形(A、B)如圖題4,1.2所示,試寫出輸出端的邏輯表達式并畫出輸出波形。

設有四種組合邏輯電路,它們的輸人波形(⒕、B、C、D)如圖題4.1.3(a)所示,其對應的輸出波形為W、 X、 y、 z,如圖4.1.3(b)所示 ,試分別寫出它們的簡化邏輯表達式 。

試分析圖題4.1.4所示邏輯電路的功能 。

邏輯電路如圖題4.1.5所示 ,試分析其邏輯功能 。

試分析圖題4.1.6所示邏輯電路的功能 。

分析圖題4.1.7所示邏輯電路的功能 。