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LBC848CDW1T1G 功能仿真沒有延時信息

發布時間:2019/10/25 21:56:12 訪問次數:671

LBC848CDW1T1G輸人設計文件是設計者將所設計的電路或系統以開發軟件要求的某種形式表示出來,并送入計算機的過程。通常有原理圖輸入方式和HDL輸人方式兩種方法。

原理圖輸入方式是一種最直接的設計描述方式,設計者直接從開發軟件提供的元器件庫中調出需要的元器件,并根據邏輯關系將所有的器件連接起來,就可以得到原理圖。這種方法的優點是易于實現邏輯電路圖的仿真分析,方便觀察電路內部的節點信號;缺點是效率低,特別是產品有所改動,需要選用另外一個公司的器件時,就需要重新輸入原理圖。

HDL輸人方式是用文本方式描述設計的,主要有Verilog HDL和VHDL兩個IEEE標準。使用這兩個標準的HDL之一描述的設計文件能夠被當今任何EDA開發軟件所支持。而且用語言描述電路時,可以不考慮具體的實現工藝,設計者在系統設計、邏輯驗證階段便可確定方案的可行性,這是當今數字電路設計的一種趨勢。

除此之外,設計者通常采用分層次、分模塊的設計方法,將層次低的模塊用HDL進行設計,而頂層則采用原理圖(在Quartus Ⅱ軟件中稱之為“方塊圖”)的方式進行設計,這樣可以發揮HDL描述方便而原理圖方式接口連接關系一目了然的優勢。

功能仿真沒有延時信息,僅對所設計的電路進行邏輯功能驗證。仿真前,要利用HDL或波形編輯器等建立輸入激勵文件,仿真時需要編譯設計文件,提取電路的功能網表,仿真結果一般為輸出波形和文本形式的報告文件,從中可以觀察到各個節點信號的變化情況。若發現錯誤,則返回去修改邏輯設計文件。

對設計文件的處理包括語法檢查和設計規則檢查、邏輯綜合與化簡、邏輯適配、布局與布線等工作,最后產生編程文件。邏輯綜合的目的是將各個層次的多個模塊化文件合并成為一個網表文件,使層次設計平面化。邏輯化簡使整個設計項目所占用的資源最少。

          

邏輯適配就是將設計的邏輯映射到具體器件相應的邏輯單元中去,換言之,就是用具體器件中給出的邏輯資源去實現設計的邏輯。如果一個設計項目較大,用一片器件無法實現整個邏輯,有的EDA軟件會將整個設計劃分為多個較小的模塊,用同一系列的多片器件去實現整個設計。設計劃分可以由軟件自動完成,也可以由用戶進行控制,目的是使所用器件數目最少,器件之間通信的引出端數目最少。



LBC848CDW1T1G輸人設計文件是設計者將所設計的電路或系統以開發軟件要求的某種形式表示出來,并送入計算機的過程。通常有原理圖輸入方式和HDL輸人方式兩種方法。

原理圖輸入方式是一種最直接的設計描述方式,設計者直接從開發軟件提供的元器件庫中調出需要的元器件,并根據邏輯關系將所有的器件連接起來,就可以得到原理圖。這種方法的優點是易于實現邏輯電路圖的仿真分析,方便觀察電路內部的節點信號;缺點是效率低,特別是產品有所改動,需要選用另外一個公司的器件時,就需要重新輸入原理圖。

HDL輸人方式是用文本方式描述設計的,主要有Verilog HDL和VHDL兩個IEEE標準。使用這兩個標準的HDL之一描述的設計文件能夠被當今任何EDA開發軟件所支持。而且用語言描述電路時,可以不考慮具體的實現工藝,設計者在系統設計、邏輯驗證階段便可確定方案的可行性,這是當今數字電路設計的一種趨勢。

除此之外,設計者通常采用分層次、分模塊的設計方法,將層次低的模塊用HDL進行設計,而頂層則采用原理圖(在Quartus Ⅱ軟件中稱之為“方塊圖”)的方式進行設計,這樣可以發揮HDL描述方便而原理圖方式接口連接關系一目了然的優勢。

功能仿真沒有延時信息,僅對所設計的電路進行邏輯功能驗證。仿真前,要利用HDL或波形編輯器等建立輸入激勵文件,仿真時需要編譯設計文件,提取電路的功能網表,仿真結果一般為輸出波形和文本形式的報告文件,從中可以觀察到各個節點信號的變化情況。若發現錯誤,則返回去修改邏輯設計文件。

對設計文件的處理包括語法檢查和設計規則檢查、邏輯綜合與化簡、邏輯適配、布局與布線等工作,最后產生編程文件。邏輯綜合的目的是將各個層次的多個模塊化文件合并成為一個網表文件,使層次設計平面化。邏輯化簡使整個設計項目所占用的資源最少。

          

邏輯適配就是將設計的邏輯映射到具體器件相應的邏輯單元中去,換言之,就是用具體器件中給出的邏輯資源去實現設計的邏輯。如果一個設計項目較大,用一片器件無法實現整個邏輯,有的EDA軟件會將整個設計劃分為多個較小的模塊,用同一系列的多片器件去實現整個設計。設計劃分可以由軟件自動完成,也可以由用戶進行控制,目的是使所用器件數目最少,器件之間通信的引出端數目最少。



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