讀數據狀態：開啟FIFO通道，關閉總線開關以斷開SDRAM與CPU之間的數據連接；在SDRAM控制器的控制下，將SDRAM1/2中的數據同時（并行）讀出；經過FIFO的緩沖得到連續的數據流，再經32位向16位的并串轉換，將數據速率提升2倍后，供給DAC進行數-模轉換，即可得到所編輯的信號。

圖1中用兩片SDRAM并行工作，是因單片SDRAM不可能提供300MSPS的數據流。實際使用的器件是K4S641632C-TC60，工作時鐘為166MHz。FIFO緩存SDRAM的輸出數據，將突發數據流轉換成連續數據流，使得在SDRAM處于刷新狀態時，仍能維持正常的數據輸出。實際使用的器件是兩片并行工作的IDT72V263L6PF，寫入時鐘為166MHz，讀出時鐘為150MHz。并串轉換的作用是提升數據的速率，在DAC器件內部完成，筆者采用具有良好動態性能的AD9755AST。CPU及控制接口是一個基于PC的ISA設備，可改進為PCI設備；時鐘電路用來產生166MHz和150MHz的同步時鐘。下面重點研究SDRAM控制器的設計，它是本系統的主要特色之一。

制造商

TXC CORPORATION

制造商零件編號

9C-8.000MAAJ-T

描述

CRYSTAL 8.0000MHZ 18PF SMD

對無鉛要求的達標情況 無鉛

濕氣敏感性等級 （MSL） 1（無限）

詳細描述 8MHz-±30ppm-晶體-18pF-HC-49-US

類型 MHz 晶體

頻率 8MHz

頻率穩定度 ±30ppm

頻率容差 ±30ppm

負載電容 18pF

ESR（等效串聯電阻） 80 Ohms

工作模式 基諧

工作溫度 -20°C ~ 70°C

等級 -

安裝類型 表面貼裝

封裝/外殼 HC-49/US

大小/尺寸 0.449" 長 x 0.189" 寬（11.40mm x 4.80mm）

高度 - 安裝（最大值） 0.161"（4.10mm）

經過以上簡化的狀態機。

SDRAM控制器的EPLD實現,為了實現上述簡化的SDRAM控制功能，采用一片ALTERA公司生產的EPLD器件MAX7256ATC144-6。圖4是任意波形發生器SDRAM控制流示意圖。由于具體編程要涉及許多細節問題，在此不做贅述，其主要功能如下：

通過ISA總線，實現與CPU的接口，接收波形數據和讀命令；

上電自動初始化；

生成23位（8M字存儲器空間）的線性地址，并按行列復用的方式輸出；

生成SDRAM的控制信號，完成讀、寫和自動刷新功能；

控制FIFO，以解決SDRAM刷新和波形長度不是頁長度的倍數問題。

雖然完全應用SDRAM確實比較復雜，但只要本著“夠用就行”的原則，對其功能進行合理的簡化，設計出具有特殊需求、適用于特定條件的SDRAM控制器是完全可行的。目前，筆者已將基于SDRAM的任意波形發生器應用到多個研發項目中。

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