RS編譯碼的一種硬件解決方案
發布時間:2007/4/23 0:00:00 訪問次數:599
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RS編譯碼的一種硬件解決方案
摘要：提出了基于歐氏算法和頻譜分析相結合的RS碼硬件編譯碼方法；利用FPGA芯片實現了GF（2 8）上最高速率為50Mbps、最大延時為640ns的流式譯碼方案，滿足了高速率的RS編譯碼需求。
關鍵詞：RS碼 FPGA 伴隨式 關鍵方程 IDFT
差錯控制編碼技術對改善誤碼率、提高通信的可靠性具重要作用。RS碼既可以糾正隨機錯誤，又可以糾正突發錯誤，具有很強的糾錯能力，在通信系統中應用廣泛。由于RS碼的譯碼復雜度高，數字運算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結構分析相結合的RS硬件解碼方案，適用于FPGA單片實現，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實現了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數可以根據需要靈活設置。
1 RS碼的結構
碼字長度為N=q-1(q=2i)，生成多項式為，αi∈GF(q)的RS碼有最小碼距δ=2t+1，能夠糾正t個隨機或突發錯誤[1]。本文列舉的方案測試中采用的RS碼主要參數為N=255、m0=0、t=8，其中GF（2 8）的生成多項式為g（x）=x8+x4+x3+x2+1。由于RS碼的編碼邏輯結構比較簡單，文中僅給出仿真結果。
2 RS碼的譯碼算法
RS譯碼算法一般分為三步：伴隨式計算、關鍵方程獲得和錯誤圖樣的求解。其中關鍵方程的獲得是RS譯碼中最困難、最為關鍵的一步。
在利用伴隨式求解關鍵方程時，BM算法和Euclidean（歐氏）算法是兩種較好的選擇。BM算法涉及大量的變量存儲和復雜的邏輯控制，適用于軟件編程而不適合硬件實現。歐氏算法數據存儲量少、控制便捷
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摘要：提出了基于歐氏算法和頻譜分析相結合的RS碼硬件編譯碼方法；利用FPGA芯片實現了GF（2 8）上最高速率為50Mbps、最大延時為640ns的流式譯碼方案，滿足了高速率的RS編譯碼需求。
關鍵詞：RS碼 FPGA 伴隨式 關鍵方程 IDFT
差錯控制編碼技術對改善誤碼率、提高通信的可靠性具重要作用。RS碼既可以糾正隨機錯誤，又可以糾正突發錯誤，具有很強的糾錯能力，在通信系統中應用廣泛。由于RS碼的譯碼復雜度高，數字運算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結構分析相結合的RS硬件解碼方案，適用于FPGA單片實現，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實現了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數可以根據需要靈活設置。
1 RS碼的結構
碼字長度為N=q-1(q=2i)，生成多項式為，αi∈GF(q)的RS碼有最小碼距δ=2t+1，能夠糾正t個隨機或突發錯誤[1]。本文列舉的方案測試中采用的RS碼主要參數為N=255、m0=0、t=8，其中GF（2 8）的生成多項式為g（x）=x8+x4+x3+x2+1。由于RS碼的編碼邏輯結構比較簡單，文中僅給出仿真結果。
2 RS碼的譯碼算法
RS譯碼算法一般分為三步：伴隨式計算、關鍵方程獲得和錯誤圖樣的求解。其中關鍵方程的獲得是RS譯碼中最困難、最為關鍵的一步。
在利用伴隨式求解關鍵方程時，BM算法和Euclidean（歐氏）算法是兩種較好的選擇。BM算法涉及大量的變量存儲和復雜的邏輯控制，適用于軟件編程而不適合硬件實現。歐氏算法數據存儲量少、控制便捷
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