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CMOS集成電路工藝 體硅CMOS工藝設計中阱工藝的選擇

發布時間:2008/6/5 0:00:00 訪問次數:2729

(1) p阱工藝
實現cmos電路的工藝技術有多種。cmos是在pmos工藝技術基礎上于1963年 發展起來的,因此采用在n型襯底上的p阱制備nmos器件是很自然的選擇。由于氧化層中正電荷的作用以及負的金屬(鋁)柵與襯底的功函數差,使得在沒有溝道離子注入技術的條件下,制備低閾值電壓(絕對值)的pmos器件和增強型nmos器件相當困難。于是,采用輕摻雜的n型襯底制備pmos器件,采用較高摻雜濃度擴散的p阱做nmos器件,在當時成為最佳的工藝組合。

考慮到空穴的遷移率比電子遷移率要低近2倍多,且遷移率的數值是摻雜濃度的函數(輕摻雜襯底的載流子遷移率較高)。因此,采用p阱工藝有利于cmos電路中兩種類型器件的性能匹配,而尺寸差別較小。p阱cmos經過多年的發展,已成為成熟的主要的cmos工藝。與nmos工藝技術一樣,它采用了硅柵、 等平面和全離子注入技術。


(2) n阱工藝
為了實現與lsi的主流工藝增強型/耗層型(e/d)的完全兼容,n阱cmos工藝得到了重視和發展。它采用e/d nmos的相同的p型襯底材料制備nmos器件,采用離子注入形成的n阱制備pmos器件,采用溝道離子注入調整兩種溝遭器件的閾值電壓。
n阱cmos工藝與p阱cmos工藝相比有許多明顯的優點。首先是與e/d nmos工藝完全兼容,因此,可以直接利用已經高度發展的nmos工藝技術;其次是制備在輕摻雜襯底上的nmos的性能得到了最佳化--保持了高的電子遷移率,低的體效應系數,低的n+結的寄生電容,降低了漏結勢壘區的電場強度,從而降低了電子碰撞電離所產生的電流等。這個優點對動態cmos電路,如時鐘cmos電路,多米諾電路等的性能改進尤其明顯。

這是因為在這些動態電路中僅采用很少數目的pmos器件,大多數器件是nmos型。另外由于電子遷移率較高,因而n阱的寄生電阻較低;碰撞電離的主要來源—電子碰撞電離所產生的襯底電流,在n阱cmos中通過較低寄生電阻的襯底流走。而在p阱cmos中通過p阱較高的橫向電阻泄放,故產生的寄生襯底電壓在n阱cmos中比p阱要小。在n阱cmos中寄生的縱向雙極型晶體管是pnp型,其發射極電流增益較低,n阱cmos結構中產生可控硅鎖定效應的幾率較p阱為低。由于n阱cmos的結構的工藝步驟較p阱cmos簡化,也有利于提高集成密度.例如由于磷在場氧化時,在n阱表面的分凝效應,就可以取消對pmos的場注入和隔離環。
雜質分凝的概念:
雜質在固體-液體界面上的分凝作用 ~ 再結晶層中雜質的含量決定于固溶度
→ 制造合金結(突變結);
雜質在固體-固體界面上也存在分凝作用 ~ 例如,對si/sio2界面:硼的分凝系數約為3/10,磷的分凝系數約為10/1;這就是說,摻硼的si經過熱氧化以后, si表面的硼濃度將減小,而摻磷的si經過熱氧化以后, si表面的磷濃度將增高)。

n阱cmos基本結構中含有許多性能良好的功能器件,對于實現系統集成及接口電路也非常有利。圖a (a)和(b)是p阱和n阱cmos結構的示意圖。

n阱硅柵cmos ic的剖面圖

(3) 雙阱工藝
雙阱cmos采用高濃度的n+襯底,在上面生長高阻r外延層,并在其上形成n阱和p阱。它有利于每種溝道類型的器件性能最佳化,且因存在低阻的通道,使可控硅鎖閂效應受到抑制。圖a(c)是雙阱cmos結構示意圖。最為理想的cmos結構應該是絕緣襯底上的cmos技術(soi/cmos)。它徹底消除了體硅cmos電路中的“可控硅鎖閂”效應,提高抗輻射能力并有利于速度和集成度的提高。


soi/cmos電路
利用絕緣襯底的硅薄膜(silicon on insulator)制作cmos電路,能徹底消除體硅cmos電路中的寄生可控硅結構。能大幅度減小pn結面積,從而減小了電容效應。這樣可以提高芯片的集成度和器件的速度。下圖示出理想的soi/cmos結構。soi結構是針對亞微米cmos器件提出的,以取代不適應要求的常規結構和業已應用的蘭寶石襯底外延硅結構(sos-silicon on sapphire結構)。soi結構在高壓集成電路和三維集成電路中也有廣泛應用。
silicon on insulator (soi)


soi/cmos工藝步驟如下,生長清潔氧化層厚1μm,淀積多晶硅層厚500nm,激光再結晶,刻有源區島,n溝襯底注入,p溝襯底注入,柵氧化,生長柵多晶硅與刻蝕,p溝源漏注入,n溝源漏注入,淀積sio2,刻接觸孔.蒸鋁及刻鋁,合金,鈍化。其中清潔氧化、柵氧化、源漏注入較為關鍵。
1. p阱硅柵cmos工藝和元件的形成過程
1、光刻i---阱區光刻,刻出阱區注入孔
cmos集成電路工藝 --以p阱硅柵cmos為例
2、阱區注入及推進,形成阱區

3、去除sio2,長薄氧,長si3n4

4、光ii---有源區光刻

5、光iii---n管場區光刻,n管場區注入,以提高場開啟,減少閂鎖效應及改善阱的接觸。

6、長場氧,漂去sio2 及si3n4,然后長柵氧化層。

7、光ⅳ---p管場區光刻(用光i的負版

(1) p阱工藝
實現cmos電路的工藝技術有多種。cmos是在pmos工藝技術基礎上于1963年 發展起來的,因此采用在n型襯底上的p阱制備nmos器件是很自然的選擇。由于氧化層中正電荷的作用以及負的金屬(鋁)柵與襯底的功函數差,使得在沒有溝道離子注入技術的條件下,制備低閾值電壓(絕對值)的pmos器件和增強型nmos器件相當困難。于是,采用輕摻雜的n型襯底制備pmos器件,采用較高摻雜濃度擴散的p阱做nmos器件,在當時成為最佳的工藝組合。

考慮到空穴的遷移率比電子遷移率要低近2倍多,且遷移率的數值是摻雜濃度的函數(輕摻雜襯底的載流子遷移率較高)。因此,采用p阱工藝有利于cmos電路中兩種類型器件的性能匹配,而尺寸差別較小。p阱cmos經過多年的發展,已成為成熟的主要的cmos工藝。與nmos工藝技術一樣,它采用了硅柵、 等平面和全離子注入技術。


(2) n阱工藝
為了實現與lsi的主流工藝增強型/耗層型(e/d)的完全兼容,n阱cmos工藝得到了重視和發展。它采用e/d nmos的相同的p型襯底材料制備nmos器件,采用離子注入形成的n阱制備pmos器件,采用溝道離子注入調整兩種溝遭器件的閾值電壓。
n阱cmos工藝與p阱cmos工藝相比有許多明顯的優點。首先是與e/d nmos工藝完全兼容,因此,可以直接利用已經高度發展的nmos工藝技術;其次是制備在輕摻雜襯底上的nmos的性能得到了最佳化--保持了高的電子遷移率,低的體效應系數,低的n+結的寄生電容,降低了漏結勢壘區的電場強度,從而降低了電子碰撞電離所產生的電流等。這個優點對動態cmos電路,如時鐘cmos電路,多米諾電路等的性能改進尤其明顯。

這是因為在這些動態電路中僅采用很少數目的pmos器件,大多數器件是nmos型。另外由于電子遷移率較高,因而n阱的寄生電阻較低;碰撞電離的主要來源—電子碰撞電離所產生的襯底電流,在n阱cmos中通過較低寄生電阻的襯底流走。而在p阱cmos中通過p阱較高的橫向電阻泄放,故產生的寄生襯底電壓在n阱cmos中比p阱要小。在n阱cmos中寄生的縱向雙極型晶體管是pnp型,其發射極電流增益較低,n阱cmos結構中產生可控硅鎖定效應的幾率較p阱為低。由于n阱cmos的結構的工藝步驟較p阱cmos簡化,也有利于提高集成密度.例如由于磷在場氧化時,在n阱表面的分凝效應,就可以取消對pmos的場注入和隔離環。
雜質分凝的概念:
雜質在固體-液體界面上的分凝作用 ~ 再結晶層中雜質的含量決定于固溶度
→ 制造合金結(突變結);
雜質在固體-固體界面上也存在分凝作用 ~ 例如,對si/sio2界面:硼的分凝系數約為3/10,磷的分凝系數約為10/1;這就是說,摻硼的si經過熱氧化以后, si表面的硼濃度將減小,而摻磷的si經過熱氧化以后, si表面的磷濃度將增高)。

n阱cmos基本結構中含有許多性能良好的功能器件,對于實現系統集成及接口電路也非常有利。圖a (a)和(b)是p阱和n阱cmos結構的示意圖。

n阱硅柵cmos ic的剖面圖

(3) 雙阱工藝
雙阱cmos采用高濃度的n+襯底,在上面生長高阻r外延層,并在其上形成n阱和p阱。它有利于每種溝道類型的器件性能最佳化,且因存在低阻的通道,使可控硅鎖閂效應受到抑制。圖a(c)是雙阱cmos結構示意圖。最為理想的cmos結構應該是絕緣襯底上的cmos技術(soi/cmos)。它徹底消除了體硅cmos電路中的“可控硅鎖閂”效應,提高抗輻射能力并有利于速度和集成度的提高。


soi/cmos電路
利用絕緣襯底的硅薄膜(silicon on insulator)制作cmos電路,能徹底消除體硅cmos電路中的寄生可控硅結構。能大幅度減小pn結面積,從而減小了電容效應。這樣可以提高芯片的集成度和器件的速度。下圖示出理想的soi/cmos結構。soi結構是針對亞微米cmos器件提出的,以取代不適應要求的常規結構和業已應用的蘭寶石襯底外延硅結構(sos-silicon on sapphire結構)。soi結構在高壓集成電路和三維集成電路中也有廣泛應用。
silicon on insulator (soi)


soi/cmos工藝步驟如下,生長清潔氧化層厚1μm,淀積多晶硅層厚500nm,激光再結晶,刻有源區島,n溝襯底注入,p溝襯底注入,柵氧化,生長柵多晶硅與刻蝕,p溝源漏注入,n溝源漏注入,淀積sio2,刻接觸孔.蒸鋁及刻鋁,合金,鈍化。其中清潔氧化、柵氧化、源漏注入較為關鍵。
1. p阱硅柵cmos工藝和元件的形成過程
1、光刻i---阱區光刻,刻出阱區注入孔
cmos集成電路工藝 --以p阱硅柵cmos為例
2、阱區注入及推進,形成阱區

3、去除sio2,長薄氧,長si3n4

4、光ii---有源區光刻

5、光iii---n管場區光刻,n管場區注入,以提高場開啟,減少閂鎖效應及改善阱的接觸。

6、長場氧,漂去sio2 及si3n4,然后長柵氧化層。

7、光ⅳ---p管場區光刻(用光i的負版

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