為理解旁路電容的必要性，用由圖1所示的cmos邏輯電路構成的開關電路進行實驗。

　　圖1 用于實驗電源旁路電容必要性的電路

　　可以認為cmos邏輯ic的消耗電力非常小，但這是在cmos在較低頻率下動作時的說法。在高速時鐘頻率動作的電路中，如圖2所示，消耗的電力與時鐘頻率成比例。目前高速cpu幾乎都由cmos構成，所以消耗的電力也未必很小。

　　在圖1的實驗電路中，cm0s的負載電容cl＝1000pf，假設作為負載的功率mosfet的門驅動。

　　一般的邏輯電路中的負載為低電容。但是，即使對應邏輯1個單元，也具有數pf的輸入電容，不能輕視。

　　在實驗電路的＋5v的電源線路上，為使電源低阻抗，將c1＝470μf的鋁電解質電容和約在10mhz處具有共振頻率的疊層陶瓷電容c2＝0.1μf并聯連接。

　　在印制電路板上，板型和配線的電感成分l是重要的要素。這里，特別附加φ0.4mm，長度5cm的電鍍線，并用示波器的電流探測器夾緊，用于測定電流波形。

　　圖2 cmos邏輯ic的動作頻率和消耗電流的變化

　　cmos的負載電容cl上流過的電流，如圖3所示，當out＝“h”電平時，電流ip由p溝道mos管供給，當out＝“l”電平時，在n溝道mos管上引入電流in。電流探測器只觀測ip。

　　圖2是觀測74hc04的輸出波形ch1。因cl＝1000pf，所以不能快速上升。即在此實驗中使用的cmos ic 74hc04的輸出電流很小，要得到大的輸出電流，需將邏輯電路3電路并聯。這種電路的并聯連接，只能實現在同一封裝內的元件間。

　　ch2是用電流探測器觀測的在74 hc04的vdd端子上流過的電流波形。這里，流過約140ma的峰值電流，并且作為負載電容c，的充電電流。對應輸出電壓的上升，ip流過的初始時間約有20ns的延遲，是電流探測器所具有的延遲時間。電源電流的通電時間約為50ns，這個時間與負載容量c，的大小、邏輯ic的輸出電流能力、配線電感l的大小有關。

　　圖3是vdd端子的電壓下降波形。當out＝“h”電平時，瞬間約下降1.5v。這個脈沖幅度是極為狹小的波形，含有很多高頻成分的噪聲頻譜。

　　圖3 cmos輸出電流

　　圖4 中74hc04的電源端子波形和電源電流波形(f＝4mhz，cl＝iooopf,配線長＝5cm)

　　整理ic電路中安裝電源旁路電容的作用和目的，有如下幾點：

　　1:抑制由電源線路中的電感成分形成的阻抗的上升；

　　2:瞬時供給電源端子上流過的電流；

　　3:作為效果，降低電源線路上的噪聲。

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