在高速時鐘電路中，尤其要注意元件的rf去耦問題。究其原因，主要是因為元件會把一部分能量耦合到電源/地系統之中。這些能量以共模或差模rf的形式傳播到其他部件中。陶瓷片電容需要比時鐘電路要求的自激頻率更大的頻率，這樣可選擇一個自激頻率在10～30 mhz，邊沿速率是2 ns或者更小的電容。同理可知，由于許多pcb的自激范圍是200～400 mhz，當把pcb結構看做一個大電容時，可以選用適當的去耦電容，增強emi的抑制。表5－1和表5－2所示給出了電容選擇方面有用的數據。從這兩個表中，可以知道由于引線中不可避免存在較小電感，表面安裝元件具有更高的（大約兩個數量級）自激頻率。

　　鋁電解電容不適用于高頻去耦，主要用于電源或電力系統的濾波。

　　由實際經驗可知，選擇不同去耦電容的依據，通常是根據時鐘或處理器的第一諧波來選擇。但是，町電流是由3次或5次諧波產生的，此時就應該考慮這些諧波，采用較大的分立電容去耦。在達到200～300 mhz以上頻率的電流工作狀態后，0.1μf與0.01μf并聯的去耦電容由于感性太強，轉換速度緩慢，不能提供滿足需要的充電電流。

　　在pcb上放置元件時，必須提供對高頻rf的去耦。必須確保所選去耦電容能滿足可能的要求。考慮自激頻率的時候需要考慮對重要諧波的抑制，一般考慮到時鐘的5次諧波。以上這些要點對高速時鐘電路尤為重要。

　　對去耦電容容抗的計算是選擇去耦電容的基礎，表示為

　　其中，xc是容抗（ω）；f是諧振頻率（hz）；c為電容大小。

　　選擇去耦電容的關鍵是計算所用電容的容值大小，這里向大家介紹常在高速電路里使用的波形法。

　　如圖1所示，邏輯狀態由0轉換到1，實際的時鐘邊沿速率發生了變化。雖然切換位置仍然保持不變，但t₁、t₂，已改變，這是因為電容充、放電使信號邊沿變化變緩的原因。

　　圖1 時鐘信號的容性影響

　　利用表的公式可以計算圖1中的時鐘邊沿變化率。在設計時要注意的是，必須確保最慢的邊沿變化率不會影響其工作性能。

　　傅里葉分析可以從時域到頻域對信號進行分析。在射頻（rf）頻譜分布中，射頻能量隨頻率下降而減少，從而改善了電磁干擾（emi）的性能。

表 電容方程

　　在計算去耦電容之前，需要先畫出戴維寧等效電路。總的阻抗值等于電路中兩個電阻的并聯。假定圖2所示的戴維寧等效電路中，z_ｓ＝150ω，z_l＝1.0 kω，那么

　　圖2 戴維寧等效電路

　　方法一：在已知時鐘信號的邊沿速率時，用式（5－9）來計算。

其中，當信號的邊沿速率t_r，單位為ns時，電容最大值c_max，單位為nf；當tr，單位為ps時，c_max，單位為pf；r₁為網絡的總電阻，單位為ω。

　　由式（5－9）可知，必須選擇適當的電容，使當t_r＝3.3rc時滿足信號上升/下降沿的需要。選擇不當會引起基線漂移。這里的基線就是判斷邏輯1或0的穩態電平。3.3是時間常數，其3倍等于一個上升時間。
例：（1）如果設計信號的邊沿速率為10 ns，電路等效阻抗為130ω，計算最大電容值為

　　 （2）某信號上、下沿均為8.33ns：頻率為80mhz；r為典型的ttl巴參數33ω；則tr＝tf＝3.3 ns（為上、下沿的1/4）。計算最大電容值為

　　方法二：首先決定所要濾除的最高頻率，然后用式（5－10）獲得在最小信號畸變情況下的最大電容值。

　　例：在rt＝130ω的情況下，濾除一個50mhz的信號，在忽略源內阻zc時，求c_min。

　　在使用去耦旁路電容時，需要考慮以下幾點：

　　· 使電容的引線最短，線路電感最小。

　　· 選擇適合的額定電壓和介電常數的電容。

　　· 如果邊沿速率的畸變容許3倍于c的大小，應使用大一級的電容標稱值。

　　· 電容安裝好后，