dds的輸入頻率控制字κ有10位數據，輸出數據q為9位，并且rom需1024個存儲單元，需要占用的系統比較大。但我們所擁有的實驗開發系統所配的適配板的資源可能有限，如我們在進行該實驗時所用的芯片為altera公司的ep 1 k30tc 144芯片，這時我們直接進行硬件驗證會遇到困難。因此我們需要進行變通，想辦法進行硬件驗證或部分驗證。

　　在本設計的硬件驗證過程中，針對實驗開發系統所提供的輸入、輸出資源的限制及芯片邏輯資源的限制，我們采取了如下變通辦法：

　　（1）在dds的前端增加一個信號發生器，該信號發生器實際就是一個數據鎖存器，當控制信號lock有效時，將事先設定的頻率控制字輸出送入相位累加器。設定的頻率控制字可在程序中隨時修改。該信號發生器的vhdl源程序如下：

　　（2）由于能夠使用的fpga的芯片eplk30tc144的邏輯資源不夠，因此對dds內部最占用資源的rom模塊進行了修改。原模塊是對－個完整的正弦波進行采樣，我們可以只采樣正弦波的上半周，這樣就可以節省一半的硬件資源。如果只對正弦波的上半月進行采樣，那么在進行rom的設計時，就可以將原來的輸入數據由9位變成8位，可以將用來表示符號的最高位省去，這樣也可以省去很多的硬件資源。

　　將修改后的程序重新進行了仿真，仿真正確后進行了硬件驗證，進到了預期的設計要求。

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