QDR-II SRAM是用于高速、高帶寬操作的理想存儲器，這種在兼顧了不同兼容性以及高性能的存儲器件蘊育著存儲器市場的下一次革命。本文詳細介紹了QDR與QDR-II在工作頻率和架構上的差異、QDR-II的功能及特性、兩種端接實現方法及時鐘選擇策略。

　　四倍數據速率(Quad Data Rate，QDR)SRAM技術由賽普拉斯、瑞薩、IDT等公司共同定義并開，并主要面向高性能通信應用。新型QDR-II架構是對該聯合開發小組研制的QDR系列高性能網絡和通信SRAM產品的一個補充。

　　目前，人們對高帶寬存儲器的需求增長迅猛，對于這些高速(數據速率高于200MHz)網絡路由器、集線器和交換機來說，現行的存儲器標準正在成為瓶頸。高帶寬存儲器是這些系統的要求之一，QDR同步流水線突發數據存儲器是專為滿足這些要求而設計的。QDR/QDR-II SRAM不僅極大地增加了系統存儲器帶寬，而且還可用作面向這些高性能網絡系統中的查找表、鏈接列表和控制器緩沖存儲器的存儲器解決方案。
                  
    QDR與QDR-II的差異

　　QDR-II是專為滿足具有高數據速率要求的網絡應用而設計的SRAM。表1總結了QDR-II的主要性能特點。

　　QDR-II架構是在最初的QDR規范的基礎上發展而來的，可在非常高的工作頻率下提供更高的帶寬，并簡化數據傳送。

　　QDR-II與QDR架構的主要差異包括增加了DLL，以及額外的半個周期延遲(最初的QDR為1個周期，QDR-II為1.5個周期)。這些變化的結果是使時鐘至數據有效時間Tco在167MHz的頻率條件下從3.0ns縮減至0.45ns，使數據有效窗口增大，從而提高系統時序性能。另一個結果是出現一個用于實現可靠數據獲取的源同步回送時鐘(Echo Clock)。

　　QDR-II的功能
                  
    QDR-II架構包括兩個用于對存儲器陣列進行存取的獨立端口，分別為一個讀端口和一個寫端口，利用一根公用地址總線來實現對每個端口的訪問。QDR-II采用了兩個輸入時鐘(K和K#)，在兩個時鐘的上升沿鎖存輸入數據。一對可選的輸入時鐘(C和C#)負責控制輸出數據寄存器，并決定何時從器件中讀出數據。

　　控制信號包括WPS#(寫端口選擇)、RPS#(讀端口選擇)和BWSx#(字節寫選擇)。置位(asserting)WPS#將啟動一個寫操作，置位RPS#將啟動一個讀操作，BWSx#用來執行字節選擇寫操作。雖然2脈沖串和4脈沖串QDR-II采用相同的控制信號，但這兩類器件的地址速率和寫數據是不同的。

　　2脈沖串

　　在一個2脈沖串器件(圖1)中，一個寫操作和一個讀操作可以在相同的時鐘周期啟動。由于寫端口和讀端口共用相同的地址總線，因此2脈沖串QDR-II采用的是一種雙倍地址速率(double-address-rate)操作。讀存取和寫存取分別通過在K脈沖的上升沿置位RPS#和WPS#的方法來啟動。讀地址被鎖存于K脈沖的相同上升沿，而寫地址被鎖存于K#脈沖的上升沿。兩個寫數據字在相同的K和K#脈沖上升沿輸入SRAM。兩個讀數據字則在K脈沖上升沿之后的一個半周期從SRAM輸出。

　　4脈沖串

　　在一個4脈沖串器件(圖2)中，在K時鐘脈沖的每個上升沿啟動一個讀存取或寫存取。寫存取是通過在K脈沖的上升沿置位WPS#來完成的。寫地址被鎖存于相同的K時鐘脈沖上升沿。從K脈沖的后一個上升沿開始，4個連續的數據字被鎖存于K和K#脈沖的上升沿。讀存取是通過在K脈沖的上升沿置位RPS#來完成的。讀地址被鎖存于相同的K時鐘脈沖上升沿。在下一個K時鐘脈沖上升沿之后，通過將C#脈沖(而在單時鐘模式中則是K#脈沖)的上升沿用作時鐘基準的方法來在輸出數據端口上輸出4個數據字中的第一個。其余的3個數據字則在隨后的3個C和C#脈沖(在單時鐘模式中則為K和K#脈沖)的上升沿輸出。數據信號的有效脈沖沿與CQ和CQ#回送時鐘脈沖的上升沿嚴格匹配。
                    

     對于單時鐘模式中的操作，C和C#時鐘輸入需要從外部連接至Vdd。選擇單時鐘模式還是雙時鐘模式應在啟動任何存取操作之前確定。

　　主要特性分析

　　1. 輸出阻抗匹配電路

　　阻抗匹配電路使得用戶能夠設定QDR-II SRAM的輸出驅動器的強度。阻抗匹配是通過在ZQ引腳和地之間連接一個電阻器的方法來實現的，ZQ電阻器的阻值應為所需輸出阻抗的5倍(在25Ω至70Ω之間)，阻抗匹配電路的精確度約為±15%。該特點使得用戶