圖所示的直接fir濾波器在vhdl中使用（順序）process聲明或者是加法器和乘法器的“組件實例”來實現。process設計為合成器提供了更多的自由，而組件實例則可以被設計者完全控制。為了說明這一點，下面將要給出一個長度為4的fir濾波器作為process設計。盡管長度為4的fir對于大多數實際應用來講都太短了，但是它可以很容易地擴展到更高階，并且其優點在于編輯時間比較短。線性相位（也就是對稱）fir脈沖響應假定如下：

　　這些系數可以直接編碼成4位分數。注意：通常僅僅實現正csd系數時會更有效，因為正csd系數具有更少的非零項，當計算乘積的累加時可以將系數的符號考慮進來。

　　在實際情況中，firr可以從計算機設計工具中得到，是以浮點數形式提供給設計者的。建立在浮點數系數基礎之上的定點數fir的實現，需要通過仿真或者代數分析進行確認，以保證設計規范仍然是令人滿意的。在上述例子中，浮點數是3.75和1.0，它們都是用定點數來精確地表示的，所以這種核查就可以跳過。

　　當用定點數設計時需要提出的另一個問題就是保護系統不要動態范圍溢出。幸運的是，第l階fir的動態范圍級數g的最壞情況可以很容易地計算出來，就是：

　　總位寬就是輸入位寬與級數g的位寬之和。對于上面中的濾波器g＝1092（9.5）＜4，這說明系統內部數據寄存器需要至少比輸入數據多4個以上的整數位以保證不溢出。如果采用的是8位內部運算，輸入數據就應該限制在±128／9.5＝±13之內。

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