新的Team Design Flow

ISE 13設計套件采用了全新Team Design方法(參見利用Team Design提高生產力)，讓各組開發人員可以同時工作，解決多名工程師合作開展一個項目時所面臨的挑戰。

 ISE 設計套件營銷高級總監 Tom Feist 表示：“設計片上系統（SoC）非常復雜，通常是一個國際性開發團隊共同開展一個設計項目。不僅HDL的開發需要動用多名工程師，另外還需要單獨的工程師扮演整合人員，負責整個系統設計的整合和實施。而更具挑戰的是開發不同設計模塊的團隊可能來自幾個不同的公司。”

通過完善 ISE 12設計套件中的設計保存能力，Team Design Flow可以提供更多功能，確定已完成設計部分的早期實施結果，而無需等待其他設計團隊。這項全新功能支持高級優化，例如智能時鐘門控，它可以降低多達 30% 的動態功耗，加快剩余設計的時序收斂和時序保存，提高整體生產力，減少設計迭代問題。

支持 IP-XACT 的即插即用 IP

通過加快設計重用，ISE 13設計套件現在可以提供新的符合賽靈思即插即用計劃（參見 AXI4 互連為即插即用 IP 鋪平道路）的開放標準，簡化使用賽靈思和第三方 IP 進行的開發工作，縮短設計創建時間。該版本新增了AXI 互連配置選項，可以利用稀疏連接模式的 AXI4 互連將互連硅芯片面積減少 50%。高性能的 AXI4 系統可以將客戶的互聯和內存接口系統帶寬提升 20%。現在，用戶可以針對自己的性能或空間面積輕松定制系統，以實現最佳系統拓撲。

另外，賽靈思還為其聯盟成員提供了新的基于 IP-XACT 的IP Packager，讓聯盟成員能打包他們自己的 IP，以便在 CORE Generator™ IP 庫之外輕松訪問 IP。IP-XACT 可以為賽靈思及其聯盟計劃成員的 IP 帶來一致的用戶體驗。在 ISE 13設計套件中，目前已經有 50 個賽靈思 IP 內核支持 IP-XACT，未來一年之內，所有賽靈思 IP 內核將全部支持 IP-XACT。未來版本將對客戶開放這一功能，以便他們輕松復用其IP。  

賽靈思聯盟計劃高級成員 Northwest Logic 總裁 Brian Daellenbach 表示：“讓我們的用戶能夠輕松理解和使用我們的 IP，這一點至關重要。借助 ISE 設計套件中的新 IP Packager，我們現在就可以為我們的 IP 提供客戶熟悉的CORE GeneratorCORE Generator 環境，讓客戶能在其設計中更加快速、更加輕松地配置和使用我們的 IP。”

為了讓用戶更輕松地仿真加密 IP，賽靈思率先為支持 AXI3 或 AXI4 協議的 AXI BFM 提供了符合 IEEE P1735 標準的仿真模型，使其與主要的第三方仿真器實現仿真互操作。面向聯盟計劃成員的完全符合IEEE P1735標準的全功能加密流程，將于今年晚些時候上市。

對于無線基帶、視頻和波束成形等要求實施線性代數的應用，我們在CORE Generator中提供了新的高度可配置的線性代數 LogiCORE^™ IP 內核。該 IP 內核可以實施各種矩陣運算，例如矩陣加法、減法、乘法和矩陣標量乘法。

ISE 13設計套件中新增的嵌入式系統設計處理支持，通過新的高可信MicroBlaze^™ 處理器提供。在需要冗余和故障檢測的系統里， MicroBlaze 處理器可以提供內存保護，讓冗余 MicroBlaze 處理器同步作業，以滿足高可信和可靠性要求。通過在一個易于使用的集成式 IP 模塊中提供處理器和比較器邏輯，設計人員可以安全地將軟內核 MicroBlaze 處理器設計到各種安全應用中，例如經常需要錯誤檢查的 ATM 自動柜員機中。

全新文檔導航器 

新的賽靈思文檔導航器(Xilinx Documentation Navigator)，可以大大改善賽靈思文檔管理的重要方面，例如查看、發現、搜索和下載。導航器將賽靈思 FPGA 器件、軟件、板和針對性參考設計文檔集成到了一個易于使用的環境當中。

ISE 13設計套件 的所有 ISE 版本現已上市，邏輯版本起價 2,995 美元，目前支持 32 位和 64 位 Windows 7。客戶可以從賽靈思網站免費下載全功能 30 天試用版。賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）宣布推出 ISE^® 13設計套件。這款屢獲殊榮的設計工具和 IP 套件新增了許多增強特性，可以提高片上系統（SoC） 設計團隊的生產力，針對 Spartan^®-6、Virtex^®-6 和 7 系列 FPGA 以及行業領先的容量高達 200 萬個邏輯單元的 Virtex-7 2000T 器件，加速實現真正的即插即用 IP。針對減少開發時間和成本，ISE 13設計套件引入了加速驗證、支持 IP-XACT 的即插即用 IP以及全新的Team Design Flow，讓多名工程師利用時序可重復功能同時開展工作，從而縮短設計周期。

由于賽靈思已經推出系統門容量高達數百萬的 FPGA，例如采用堆疊硅片互連技術 的Virtex-7 2000T 器件，能夠將串行、并行和數字信號處理融合到一個芯片之上，并提供高達 28Gbps 的收發器速度，因此，生產力的需求在這些高度復雜的設計中極為重要。

然而，根據《國際半導體技術發展藍圖》(International Technology Roadmap for Semiconductors)，若要維持生產力曲線，行業必須將周期縮短 50%。由于超過一半的設計周期都花在了驗證環節上，ISE 13設計套件采用了新的硬件協同仿真功能和AMBA^®4 AXI4（高級擴展接口）總線函數仿真模型，可以直接提高設計驗證團隊的生產力。

加速驗證流程

利用由開發板、套件和賽靈思 ISE 仿真器構成的賽靈思陣容強大的產品組合，設計團隊現在可以將仿真運行時間從之前的數小時縮短到幾分鐘。通過實時仿真，驗證工程師可以測試已實施的設計模塊，同時把其它開發中的模塊留在仿真器中，從而將整體驗證速度提升至原來的 100 倍（相比原始本地仿真）。新的可選 AXI4 總線函數模型也可以添加到驗證測試平臺，進一步加快驗證速度，驗證客戶提供的 IP 的互聯邏輯，提高整體生產力。